数字逻辑基础与Verilog硬件描述语言(第2版高等院校信息技术规划教材)
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作者编者:王秀娟//魏坚华//贾熹滨//张佳玥//陈军成|责编:郭赛
出版社清华大学
ISBN9787302546719
出版时间2020-08
装帧平装
开本其他
定价59.8元
货号30942066
上书时间2024-06-29
商品详情
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前言
Foreword
数字逻辑是信息、电子等学科重要的基础课程。作为一门经典课程，该课程有着坚实的理论和实践基础，同时随着现代数字技术的发展，该课程又增添了许多新的内容。本书旨在介绍经典理论和方法的基础上，介绍面向现代主流的基于硬件描述语言的数字电路设计方法，并选用Verilog HDL作为硬件描述语言。作为被IEEE采纳的标准语言之一，Verilog HDL具有简洁、高效、易学、易用的特点，有助于学生将精力放在数字电路的建模方法上，在掌握基于硬件描述语言的设计方法的基础上，学生可进一步学习其他设计语言，并根据工程需要完成数字系统的设计。
本书是对第1版所做的修订和增改，在第1版的基础上进一步加强了基于硬件描述语言进行电路设计的内容，精简了基于特定功能集成电路器件的“搭积木”式的传统设计方法，在内容安排上增加了具有工程意义的实例，特别引入了基于Verilog的简单MIPS指令建模实例和Logisim平台介绍，以进一步培养学生的工程意识和素质，为学生完成计算机硬件工程任务奠定良好的基础，也为学生后续数字系统设计、计算机组成原理、微机原理及嵌入式工程方法等硬件课程的学习打下坚实的基础。
本书的内容安排如下。
第1章介绍数字系统中对信息的表示方法，重点阐述进制与码制、带符号数的表示方法，即原码、反码和补码；介绍几种常用的编码方法。
第2章介绍数字逻辑的数学基础，以举重裁判的裁决过程为例，阐述逻辑代数与逻辑电路之间的关系，讲述逻辑代数的基本概念、基本定理和规则；介绍逻辑函数的基本表达形式以及逻辑函数的卡诺图化简法等。
第3章介绍硬件描述语言的基础，以Verilog HDL为硬件描述语言，介绍其模块结构、语法特点和三种建模方法等。
第4章介绍基于逻辑门、典型组合电路的电路分析方法以及典型组合逻辑电路的设计，包括加法器、译码器、编码器、数据选择器、数据分配器、比较器等；重点阐述Verilog HDL对组合电路的建模方法；讨论组合电路中的竞争与险象问题。
第5章介绍时序电路的双稳态元件——锁存器与触发器。从问题需求的角度出发，引出具有反馈结构的基本RS锁存器，简单介绍以RS锁存器为基础的D锁存器/触发器、JK锁存器/触发器的内部结构，重点探讨边沿触发器的外部逻辑功能及其Verilog HDL模型。
第6章在介绍时序逻辑概要的基础上重点讲述同步时序电路的分析；从时序电路的组成结构和特点出发，分析描述时序逻辑的逻辑函数类型，介绍不同的时序逻辑描述方法；给出同步时序电路的分析方法，并对基于触发器的同步时序电路进行实例分析，同时讨论时序电路中的“挂起”现象，说明该现象对电路的影响。
第7章介绍计数器、寄存器、移位寄存器、移位型计数器、节拍分配器和序列信号发生器等典型同步时序电路的功能，重点探讨基于状态转移图、行为描述等功能描述基础上的Verilog HDL建模方法，探讨以典型功能单位为核心模块的应用。
第8章介绍一般同步时序电路的设计方法，重点阐述原始状态图的建立、状态化简以及状态分配，并给出几个完整的设计实例。
每章的*后都有一定数量的习题，以便读者加深对基本知识、基本理论、基本分析方法和基于Verilog HDL设计方法的理解。习题数量较大，有些习题具有一定难度，为读者提供了不同层次的训练。附录1为读者提供Quartus的下载地址，以及基于Quartus进行实例分析、设计、仿真的详细说明，供读者参考并鼓励读者利用Quartus平台完成相关习题的设计与仿真；附录2介绍基于Logisim的电路设计和仿真方法，并给出Logisim的下载地址。
“数字逻辑”课程近年来得到了北京工业大学各级领导的广泛支持，并在2009年入选校级精品课程，推动了教育教学的稳步进行，课程组的诸位教师亲自组织、指导“数字逻辑”课程建设的各个环节，多次修订和完善大纲、优化教学内容、丰富教学课件。本书的第2、5、6章由王秀娟修订，第1、4章由魏坚华修订，第7章由陈军成修订，第3章由贾熹滨修订，第8章由王秀娟新增编写，附录2由张佳玥编写，附录1由贾熹滨和张佳玥共同修订和编写。全书由王秀娟主审。本书在编写过程中得到了课程组游周密、彭建朝等教师的大力支持，他们的教学实践经验为作者提供了极大的帮助，在此一并表示衷心的感谢。
限于作者的水平与经验，对书中疏漏之处敬请广大读者批评指正。作者2020年1月于北京工业大学
数字逻辑基础与Verilog硬件描述语言(第2版)
作者
2012年6月于北京工业大学
商品简介全书内容分为正文和附录两大部分，其中正文部分第1-3章介绍了数字逻辑的理论基础，包括数制、码制、逻辑代数基础以及硬件描述语言基础等；第4章介绍了组合电路的分析方法，常用逻辑功能电路的VerilogHDL建模方法以及典型功能模块的应用；第5-8章在分析锁存器/触发器工作原理和逻辑特性基础上，介绍了同步时序电路的分析方法，分别讨论了典型和一般同步时序电路的VeriloghHDL建模方法，并介绍了典型同步时序模块的应用方法
作者简介
王秀娟，女，2000年毕业于山东大学电子工程系，获电子科学与技术专业学士学位；2003年毕业于山东大学信息科学与工程学院，获通信与信息系统硕士学位；2006年毕业于北京邮电大学电子工程系，获信号与信息处理专业博士学位，同年起在北京工业大学计算机学院任教，先后讲授数字逻辑、数字系统设计等课程，积累了丰富的教学经验，先后承担了多项教育教学项目，参与数字逻辑的教学视频录制，承担的数字逻辑课程2009年荣获北京工业大学精品课程，凭借“计数器”课件荣获第十五届全国多媒体课件大赛优秀奖。
目录
第1章 信息表示
1.1 数制
1.1.1 基本概念
1.1.2 常用数制的表示
1.2 不同数制间的转换
1.2.1 其他进制数转换为十进制数
1.2.2 十进制数转换为其他进制数
1.2.3 二、八、十六进制数之间的转换
1.3 带符号二进制数的表示
1.3.1 真值与机器数
1.3.2 定点数与浮点数
1.3.3 原码
1.3.4 反码
1.3.5 补码
1.3.6 真值、原码、反码、补码之间的关系
1.4 编码
1.4.1 数值数据编码
1.4.2 非数值数据编码
本章小结
思考题1
习题1
第2章 逻辑代数基础
2.1 概述
2.2 逻辑代数中的基本概念
2.3 逻辑代数的基本运算
2.3.1 与运算
2.3.2 或运算
2.3.3 非运算
2.4 逻辑代数的基本定理及规则
2.4.1 逻辑代数的基本公理
2.4.2 逻辑代数的基本定理
2.4.3 逻辑代数的3个基本规则
2.5 逻辑函数的性质
2.5.1 复合逻辑
2.5.2 逻辑函数的基本表达式
2.5.3 逻辑函数的标准表达式
2.6 逻辑函数的化简
2.6.1 逻辑函数的代数化简法
2.6.2 逻辑函数的卡诺图化简法
2.6.3 具有无关项的逻辑函数及其化简
本章小结
思考题2
习题2
第3章 硬件描述语言基础
3.1 概述
3.1.1 发展历程
3.1.2 Verilog HDL的特点
3.1.3 Verilog HDL模块化设计理念
3.2 Verilog HDL基础知识
3.2.1 Verilog HDL模块结构
3.2.2 Verilog HDL中的词法表示
3.2.3 Verilog HDL的数据类型
3.2.4 Verilog HDL的运算符
3.3 Verilog HDL模块的3种建模方式
3.3.1 Verilog HDL模块的结构描述方式
3.3.2 Verilog HDL模块的数据流描述方式
3.3.3 Verilog HDL模块的行为描述方式
本章小结
思考题3
习题3
第4章 组合电路的逻辑分析与设计
4.1 概述
4.2 组合电路的逻辑分析
4.3 组合电路的设计
4.4 典型组合逻辑电路
4.4.1 编码器
4.4.2 译码器
4.4.3 数据分配器
4.4.4 数据选择器
4.4.5 三态缓冲器
4.4.6 数值比较电路
4.4.7 加法器
4.4.8 奇偶校验电路
4.5 组合电路中的竞争与险象
4.5.1 竞争与险象
4.5.2 险象的分类
4.5.3 逻辑险象的判断
4.5.4 逻辑险象的消除
本章小结
思考题4
习题4
第5章 锁存器与触发器
5.1 概述
5.2 锁存器
5.2.1 基本R-S锁存器
5.2.2 带控制端的R-S锁存器
5.2.3 D锁存器
5.2.4 J-K锁存器
5.3 触发器
5.3.1 正边沿D触发器
5.3.2 负边沿J-K触发器
5.3.3 T触发器和T＇触发器
5.3.4 带有复位/置位功能的触发器
5.4 锁存器和触发器的区别
5.5 触发器的Verilog HDL模型
5.5.1 D触发器的Verilog HDL模型
5.5.2 J-K触发器的Verilog HDL模型
5.6 不同类型触发器之间的转换
本章小结
思考题5
习题5
第6章 时序电路概要和同步时序电路分析
6.1 概述
6.1.1 时序电路的基本结构
6.1.2 时序电路的逻辑函数表达式
6.1.3 时序电路的分类
6.1.4 时序电路的描述方法
6.2 同步时序电路的分析方法与步骤
6.3 同步时序电路分析举例
6.4 同步时序电路中的“挂起”现象
本章小结
思考题6
习题6
第7章 典型同步时序电路的设计与应用
7.1 概述
7.2 计数器
7.2.1 基于触发器的二进制同步计数器设计
7.2.2 同步二进制计数器的Verilog HDL描述
7.2.3 多种编码十进制计数器的Verilog HDL参数化设计模型
7.2.4 多功能4位二进制加法计数器模块及应用电路分析
7.2.5 任意模数加1计数器的Verilog HDL参数化设计模型
7.3 寄存器及其Verilog HDL模型
7.4 移位寄存器
7.4.1 串行输入一串行输出结构的移位寄存器
7.4.2 串行输入一并行输出结构的移位寄存器
7.4.3 并行输入一串行输出结构的移位寄存器
7.4.4 多功能移位寄存器
7.5 移位寄存器型计数器
7.5.1 环形计数器
7.5.2 扭环形计数器
7.5.3 最大长度移位型计数器
7.6 节拍分配器
7.7 序列信号发生器
本章小结
思考题7
习题7
第8章 一般同步时序电路的设计
8.1 概述
8.2 原始状态图（表）的建立
8.3 状态化简
8.4 状态分配
8.5 一般同步时序电路设计举例
8.6 Verilog HDL综合设计举例
本章小结
思考题8
习题8
附录1 基于Quartus环境和Verilog HDL的电路设计与仿真实例
附录2 Logisim仿真平台操作简介
参考文献
内容摘要
本书在介绍数字逻辑的基本概念和知识的基础上，系统介绍逻辑电路的分析和设计方法，突出现代数字系统设计技术，结合VerilogHDL对逻辑电路进行建模，并给出大量电路分析和设计实例。在第1版的基础上，本版更加强调系统建模，注重与后续“计算机原理”等课程的内容衔接，并增加了MIPS七条指令的建模方法。
全书内容分为正文和附录两大部分。正文部分的第1～3章介绍数字逻辑的理论基础，包括数制、码制、逻辑代数基础以及硬件描述语言基础等；第4章介绍组合电路的逻辑分析方法、常用逻辑功能电路的VerilogHDL建模方法以及典型功能模块的应用；第5～8章在分析锁存器/触发器工作原理和逻辑特性的基础上，介绍同步时序电路的分析方法，分别讨论典型和一般同步时序电路的VerilogHDL建模方法，并介绍典型同步时序模块的应用方法。附录1介绍Quartus平台的使用方法，附录2介绍Logisim仿真平台的使用方法。
本书可作为计算机科学与技术、物联网、自动控制、电子信息等专业的本科生
教材，也可作为从事数字系统设计的相关技术人员学习VerilogHDL建模方法的参
考书。
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本书介绍了数字逻辑的基本概念和基础知识，系统介绍逻辑电路的分析和设计方法，突出现代数字系统设计技术，结合VerilogHDL硬件描述语言对逻辑电路建模，并给出了大量电路分析和设计实例，在版的基础上，更加强调系统建模，注重与后续计算机原理等课程的内容衔接，加入MIPS七条指令的建模方法。全书内容分为正文和附录两大部分，其中正文部分-3章介绍了数字逻辑的理论基础，包括数制、码制、逻辑代数基础以及硬件描述语言基础等；第4章介绍了组合电路的分析方法，常用逻辑功能电路的VerilogHDL建模方法以及典型功能模块的应用；第5-8章在分析锁存器/触发器工作原理和逻辑特性基础上，介绍了同步时序电路的分析方法，分别讨论了典型和一般同步时序电路的VeriloghHDL建模方法，并介绍了典型同步时序模块的应用方法。附录一介绍Quartus平台的使用方法，附录二介绍Logisim仿真平台的使用方法。
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