Verilog HDL数字设计与综合（第二版 本科教学版）

图书标准信息

• 作者 [美]Samir Palnitkar（S·帕尔尼卡） 著；夏宇闻、胡燕祥、刁岚松 译
• 出版社 电子工业出版社
• 出版时间 2015-08
• 版次 2
• ISBN 9787121261244
• 定价 49.00元
• 装帧 平装
• 开本 16开
• 纸张 胶版纸
• 页数 316页
• 正文语种 简体中文
• 原版书名 Verilog HDL:a Guide to Digital Design and Synthesis Secm]d Edition
• 丛书 国外电子与通信教材系列

【内容简介】

本书从用户的角度全面阐述了Verilog HDL语言的重要细节和基本设计方法，并详细介绍了Verilog 2001版的主要改进部分。本书重点关注如何应用Verilog语言进行数字电路和系统的设计和验证，而不仅仅讲解语法。全书从基本概念讲起，并逐渐过渡到编程语言接口以及逻辑综合等高级主题。书中的内容全部符合Verilog HDL IEEE 1364-2001标准。

【作者简介】

Samir Palnitkar目前是美国Jambo Systems公司总裁。Jambo Systems公司是一流的专用集成电路（ASIC）设计和验证服务公司，专门从事高级微处理器、网络和通信芯片的设计服务。Palnitkar先生曾创办一系列小型的高科技公司。

【目录】

第一部分  Verilog基础知识
第1章  Verilog HDL数字设计综述2
1．1  数字电路CAD技术的发展历史2
1．2  硬件描述语言的出现2
1．3  典型设计流程3
1．4  硬件描述语言的意义4
1．5  VERILOG HDL的优点5
1．6  硬件描述语言的发展趋势5
第2章  层次建模的概念7
2．1  设计方法学7
2．2  四位脉动进位计数器8
2．3  模块9
2．4  模块实例10
2．5  逻辑仿真的构成12
2．6  举例12
2．7  小结15
2．8  习题16
第3章  基本概念17
3．1  词法约定17
3．2  数据类型20
3．3  系统任务和编译指令25
3．4  小结29
3．5  习题30
第4章  模块和端口31
4．1  模块31
4．2  端口33
4．3  层次命名38
4．4  小结39
4．5  习题39
第5章  门级建模40
5．1  门的类型40
5．2  门延迟50
5．3  小结54
5．4  习题55
第6章  数据流建模56
6．1  连续赋值语句56
6．2  延迟58
6．3  表达式、操作符和操作数59
6．4  操作符类型60
6．5  举例67
6．6  小结74
6．7  习题74
第7章  行为级建模76
7．1  结构化过程语句76
7．2  过程赋值语句79
7．3  时序控制83
7．4  条件语句88
7．5  多路分支语句89
7．6  循环语句91
7．7  顺序块和并行块94
7．8  生成块98
7．9  举例103
7．10小结108
7．11 习题109
第8章  任务和函数112
8．1  任务和函数的区别112
8．2  任务113
8．3  函数117
8．4  小结121
8．5  习题122
第9章  实用建模技术123
9．1  过程连续赋值123
9．2  改写（覆盖）参数125
9．3  条件编译和执行127
9．4  时间尺度130
9．5  常用的系统任务131
9．6  小结137
9．7  习题138
第二部分  Verilog高级主题
第10章  时序和延迟142
10．1  延迟模型的类型142
10．2  路径延迟建模145
10．3  时序检查151
10．4  延迟反标注153
10．5  小结154
10．6  习题154
第11章  开关级建模156
11．1  开关级建模元件156
11．2  举例160
11．3  小结164
11．4  习题165
第12章  用户自定义原语166
12．1  UDP的基础知识166
12．2  表示组合逻辑的UDP168
12．3  表示时序逻辑的UDP173
12．4  UDP表中的缩写符号176
12．5  UDP设计指南177
12．6  小结178
12．7  习题178
第13章  编程语言接口180
13．1  PLI的使用182
13．2  PLI任务的连接和调用182
13．3  内部数据表示184
13．4  PLI库子程序185
13．5  小结195
13．6  习题196
第14章  使用Verilog HDL进行逻辑综合197
14．1  什么是逻辑综合197
14．2  逻辑综合对数字设计行业的影响199
14．3  VERILOG HDL综合200
14．4  逻辑综合流程204
14．5  门级网表的验证210
14．6  逻辑综合建模技巧212
14．7  时序电路综合举例217
14．8  小结224
14．9  习题224
第15章  高级验证技术226
15．1  传统的验证流程226
15．2  断言检查234
15．3  形式化验证235
15．4  小结237
第三部分  附    录
附录A  强度建模和高级线网类型定义240
附录B  PLI子程序清单243
附录C  关键字、系统任务和编译指令259
附录D  形式化语法定义261
附录E  Verilog有关问题解答290
附录F  Verilog举例293
参考文献303
译者后记304