Xilinx FPGA高速串行传输技术与应用

图书标准信息

• 作者 黄万伟、董永吉、陈博 著
• 出版社 电子工业出版社
• 出版时间 2015-06
• 版次 1
• ISBN 9787121264276
• 定价 58.00元
• 装帧 平装
• 开本 16开
• 纸张 胶版纸
• 页数 296页
• 字数 474千字
• 正文语种 简体中文

【内容简介】

本书围绕高速串行传输技术，重点关注Xilinx FPGA支持的串行传输解决方案，并以XAUI和PCI-E协议为例讲述各功能模块的设计方法。前3章讲解数据基本传输技术，对串行传输方案作了说明，介绍Xilinx Virtex-6系列 FPGA GTX核的内部结构功能模块，给出XAUI核的生成和应用实例；第4章为PCII-E核的内部结构、生成方法、参数配置及接口时序等；第5章介绍如何调试GTX核IBERT工具；最后给出RocketIO MGT核的外部时钟和电源设计经验总结。

【作者简介】

一直从事网络路由、交换和安全设备的系统设计和硬件开发，在FPGA IP核应用和高速接口设计方面积累了丰富的工程经验，先后撰写学术论文十余篇，申请国家专利6项，多次作为硬件设计负责人承担国家“863”项目和“973”项目，取得了一系列科研成果，多次获得国家和省市级科技进步奖项。长期从事电子类竞赛的指导工作，2012年指导研究生团队取得第八届全国研究生电子竞赛金奖，获得电子学会颁发的优秀指导老师称号。

【目录】

第1章  数据传输技术综述与发展趋势1
1．1  数据传输技术简介1
1．1．1  并行传输技术简介1
1．1．2  串行传输技术简介6
1．2  高速串行传输技术的应用需求10
1．2．1  高速并行传输的技术瓶颈10
1．2．2  高速串行传输的技术优势12
1．3  高速串行传输技术的推动力13
1．3．1  I/O技术的不断改进13
1．3．2  多重相位技术15
1．3．3  线路编码技术16
1．3．4  扰码传输技术18
1．3．5  发送预加重技术19
1．3．6  接收均衡技术22
1．4  高速数据串行传输的解决方案24
1．5  本章小结24
第2章  常用高速串行传输接口协议简介26
2．1  XAUI协议简介和应用26
2．1．1  以太网技术的发展历程26
2．1．2  XGMII接口简介与分析27
2．1．3  XAUI协议的技术优势28
2．1．4  XAUI协议详解29
2．2  Interlaken协议应用简介31
2．2．1  Interlaken协议简介31
2．2．2  Interlaken协议数据格式33
2．2．3  Interlaken接口信号简介36
2．3  SATA协议简介和应用36
2．3．1  SATA协议简介36
2．3．2  SATA协议分层模型38
2．3．3  SATA接口信号说明40
2．4  PCI-Express协议简介和应用41
2．4．1  PCI-Express协议简介41
2．4．2  PCI-Express协议分层模型42
2．4．3  PCI-Express Slot物理接口简介44
2．5  RapidIO协议简介和应用45
2．5．1  RapidIO协议简介45
2．5．2  RapidIO分层模式说明47
2．5．3  RapidIO接口信号描述51
2．6  Aurora协议简介和应用52
2．7  ATCA机箱的背板串行技术53
2．7．1  PICMG3．0规范简介53
2．7．2  ATCA机箱的背板接口标准54
2．8  本章小结55
第3章  Virtex-6 GTX收发器的功能结构和应用概述56
3．1  Virtex-6 GTX收发器的功能和结构56
3．1．1  Virtex-6 GTX收发器的功能简介56
3．1．2  Virtex-6 FPGA中的GTX架构57
3．1．3  Virtex-6 GTX收发器的内部电路结构57
3．2  TX发送端的功能和结构说明59
3．2．1  TX Interface接口说明60
3．2．2  TX发送端的时钟结构62
3．2．3  TXOUTCLK时钟应用说明64
3．2．4  TX发送端的复位过程描述66
3．2．5  TX发送端的8b/10b编码器68
3．2．6  TX发送端的缓冲区介绍70
3．2．7  TX发送端的PRBS模式产生器71
3．2．8  TX发送端的极性控制功能73
3．3  RX接收端的功能和结构简介73
3．3．1  RX接收端的功能说明73
3．3．2  RX接收端的时钟电路结构74
3．3．3  RX极性控制76
3．3．4  RX接收端的PRBS模式检测器76
3．3．5  RX接收端的字节和字对齐功能77
3．3．6  RX接收端的LOS状态机80
3．3．7  RX接收端的8b/10b解码器81
3．3．8  RX接收端的弹性缓冲区82
3．3．9  RX接收端的时钟纠正功能86
3．3．10  RX接收端的通道绑定功能介绍88
3．3．11  RX接收端的复位初始化93
3．3．12  RX Interface接口说明94
3．4  本章小结96
第4章  XAUI核的功能简介和应用说明98
4．1  XAUI协议应用简介98
4．2  Xilinx XAUI核功能简介99
4．2．1  Xilinx XAUI核应用概述99
4．2．2  Xilinx XAUI核功能描述100
4．3  XAUI核的接口信号描述101
4．3．1  XAUI接口信号概述101
4．3．2  用户端接口简介102
4．3．3  GTX收发器接口简介105
4．3．4  MDIO管理接口简介105
4．3．5  配置和状态接口信号106
4．3．6  时钟和复位接口简介108
4．4  XAUI核内部时钟结构108
4．5  XAUI核的定制和创建109
4．5．1  XAUI核的生成109
4．5．2  建立XAUI核仿真工程112
4．5．3  自生成数据的XAUI核仿真说明113
4．6  本章小结117
第5章  Xilinx PCI-Express核简介118
5．1  Xilinx PCI-Express核学习导读118
5．2  Xilinx PCI-Express核概述119
5．2．1  Xilinx PCI-Express核的技术优势119
5．2．2  Xilinx PCI-Express核总览120
5．3  Xilinx PCI-Express核的协议层次简介121
5．3．1  Xilinx PCI-Express核的协议层次121
5．3．2  Xilinx PCI-Express核的配置空间简介122
5．4  Xilinx PCI-Express 核的顶层接口信号125
5．4．1  Xilinx PCI-Express核的系统接口信号125
5．4．2  Xilinx PCI-Express接口信号125
5．5  Xilinx PCI-Express核的AXI4接口信号129
5．5．1  Xilinx PCI-Express核的公共接口信号129
5．5．2  Xilinx PCI-Express核的事务发送接口信号130
5．5．3  Xilinx PCI-Express核的事务接收接口信号132
5．6  Xilinx PCI-Express核的其他接口信号133
5．6．1  Xilinx PCI-Express核的物理层接口信号133
5．6．2  Xilinx PCI-Express核的配置接口信号136
5．6．3  Xilinx PCI-Express核的中断接口信号139
5．6．4  Xilinx PCI-Express核的差错报告信号140
5．6．5  Xilinx PCI-Express核的动态配置接口信号141
5．7  Xilinx PCI-Express协议的TLP格式142
5．7．1  TLP概况142
5．7．2  TLP格式介绍142
5．7．3  TLP类型和格式字段编码字段介绍143
5．7．4  Length字段与字节使能字段介绍144
5．7．5  其他协议字段简介146
5．7．6  TLP包格式查询表146
5．8  本章小结149
第6章  Xilinx PCI-Express核的生成与定制150
6．1  Xilinx PCI-Express核的例化150
6．1．1  集成核Endpoint结构概述150
6．1．2  集成核Rootport结构概述152
6．1．3  Xilinx PCI-Express核的生成154
6．1．4  Xilinx PCI-Express核的仿真156
6．1．5  Xilinx PCI-Express核的实现157
6．1．6  Xilinx PCI-Express核的字典结构和内容158
6．2  Xilinx PCI-Express核的自定义生成163
6．2．1  Xilinx PCI-Express核的基本参数设置164
6．2．2  Xilinx PCI-Express核的基地址寄存器165
6．2．3  Xilinx PCI-Express核的配置寄存器设置171
6．2．4  Xilinx PCI-Express核的高级设置179
6．3  程控输入/输出示例设计181
6．3．1  Xilinx PCI-Express核的PIO系统概述181
6．3．2  Xilinx PCI-Express核的PIO 硬件182
6．3．3  Xilinx PCI-Express核的PIO 应用186
6．4  本章小结191
第7章  Xilinx PCI-Express核事务层接口设计193
7．1  事务层TLP格式简介193
7．1．1  TLP的字节序193
7．1．2  TLP的相关说明194
7．2  事务层TLP的传送195
7．2．1  TLP 传送的基本操作流程195
7．2．2  连续事务的发送197
7．2．3  发射通路的源节制198
7．2．4  发射通路的目标节制198
7．2．5  发射通路的源中止199
7．2．6  目的端事务忽略200
7．2．7  发射通路上的错误标记200
7．2．8  发射通路的流传输201
7．2．9  附加 ECRC的事务201
7．3  事务层TLP包的接收201
7．3．1  TLP 接收的基本操作流程201
7．3．2  接收通路的数据节制203
7．3．3  连续事务的接收204
7．3．4  接收通路的重排序205
7．3．5  接收通路的EP和 TLP Digest字段使用206
7．3．6  接收通路的基地址寄存器匹配206
7．3．7  接收通路的Link-Down事件207
7．4  本章小结208
第8章  基于Xilinx PCI-Express核的应用设计209
8．1  物理层控制和状态接口设计209
8．1．1  链路改变设计考虑209
8．1．2  链路改变方式210
8．2  配置空间信号设计214
8．2．1  直接映射到配置接口的寄存器214
8．2．2  设备控制和状态寄存器定义214
8．2．3  配置端口对其他寄存器的访问217
8．3  额外数据包处理的要求218
8．4  用户错误报告设计219
8．4．1  错误类型介绍219
8．4．2  错误类型分类222
8．5  电源管理设计223
8．5．1  电源管理模式分类223
8．5．2  程控电源管理223
8．6  中断请求设计225
8．6．1 传统中断模式226
8．6．2  MSI中断模式227
8．6．3  MSI-X中断模式228
8．7  链接训练及链路翻转设计228
8．7．1  链接训练支持228
8．7．2  链路翻转支持229
8．8  时钟复位设计229
8．8．1  复位分类229
8．8．2  时钟控制230
8．9  动态配置设计232
8．9．1  DRP接口的读/写232
8．9．2  DRP接口的其他考量233
8．9．3  DRP地址映射233
8．10  核的约束设计239
8．10．1  用户约束文件的内容239
8．10．2  移植需要的修改240
8．11  本章小结242
第9章  Virtex-6 GTX收发器的时钟和电源设计243
9．1  Virtex-6 GTX输入时钟结构和应用设计243
9．1．1  输入参考时钟的内部结构243
9．1．2  输入参考时钟的应用说明244
9．1．3  GTX收发器的输入时钟接口信号和属性247
9．1．4  单个外部输入参考时钟的GTX使用模型249
9．1．5  多个外部输入参考时钟的GTX使用模型250
9．1．6  多个Quad交叉使用输入参考时钟模型251
9．2  GTX的PLL锁相环结构和功能描述252
9．3  Virtex-6 GTX的回环测试模式254
9．4  Viretex-6 GTX的单板设计指导255
9．4．1  引脚描述和设计准则255
9．4．2  终端电阻校准电路256
9．4．3  未使用的GTX收发器管理257
9．4．4  模拟电源的引脚连接257
9．4．5  未使用的Quad引脚连接处理259
9．4．6  Quad应用的优先级260
9．5  参考时钟设计概述261
9．5．1  时钟源选择概述261
9．5．2  参考时钟接口连接方式262
9．6  模拟电源电路设计263
9．6．1  模拟电源设计概述263
9．6．2  电源稳压器选择263
9．7  本章小结264
第10章  Xilinx IBERT调试工具应用详解266
10．1  Xilinx IBERT调试工具的功能简介266
10．2  Xilinx IBERT核的基本结构267
10．3  Xilinx IBERT核的生成说明268
10．4  Xilinx IBERT核生成实例268
10．4．1  IBERT核的生成268
10．4．2  基于IBERT的GTX扫描测试274
10．5  本章小结277
附录A278
参考文献283