Xilinx All Programmable Zynq-7000 SoC设计指南

图书标准信息

• 作者 何宾 著
• 出版社 清华大学出版社
• 出版时间 2013-05
• 版次 1
• ISBN 9787302322221
• 定价 79.00元
• 装帧 平装
• 开本 16开
• 纸张 胶版纸
• 页数 592页
• 字数 896千字
• 正文语种 简体中文
• 丛书 EDA工程技术丛书

【内容简介】

　　《XilinxAllProgrammableZynq-7000SoC设计指南》系统论述了XilinxAllProgrammableZynq-7000SoC的体系结构与设计方法，全书共23章，分为3篇。Zynq-7000基础理论篇介绍了可编程SoC设计和AMBA协议规范；Zynq-7000体系结构篇介绍了Zynq-7000应用处理单元、可编程逻辑资源、系统互连结构、系统公共资源特性及功能、Zynq调试和测试系统、Zynq平台的启动和配置、Zynq平台主要外设模块、Zynq平台描述规范和高级综合工具HLS；Zynq-7000设计实践篇介绍了Zynq基本处理器系统地建立和运行、添加AXIIP到设计、基于定制IP实现简单嵌入式系统设计、基于定制IP实现复杂嵌入式系统设计、软件盒硬件协同调试系统、Zynq平台配置和启动的实现、基于ZynqHP从端口的数据传输实现、基于ZynqACP从端口的数据传输实现、XADC在Zynq平台上的应用、Ubuntu操作系统在Zynq平台上的实现、？C/OS-III操作系统在Zynq平台上的实现和HLS在Zynq嵌入式系统设计中的应用。

【作者简介】

　　何宾，长期从事数字系统EDA方面教学与科研工作。在全国进行大学生电子设计竞赛极力推进FPGA专题方面的培训工作，在EDA教学与科研应用方面积累了丰富的经验。已出版相关图书《EDA原理及Verilog实现》、《EDA原理及VHDL实现》、《基于AXI4的可编程SOC系统设计》、《XilinxFPGA设计专业指南》等10本深受读者喜欢的XilinxFPGA图书。

【目录】

第1篇 Zynq-7000体系结构
第1章 可编程SoC设计导论
1.1 可编程SoC系统设计基础
1.1.1 软核及硬核处理器
1.1.2 可编程SoC技术的发展
1.1.3 可编程SoC系统技术特点
1.1.4 可编程SoC设计流程
1.1.5 可编程SoC开发工具
1.2 Xilinx Zynq平台导论
1.2.1 Xilinx Zynq平台功能
1.2.2 处理系统PS特性
1.2.3 可编程逻辑PL特性
1.2.4 互联特性及描述
1.2.5 Zynq信号、接口和引脚
1.3 Zynq平台设计方法学
1.3.1 使用PL实现软件算法的优势
1.3.2 设计PL加速器
1.3.3 PL加速限制
1.3.4 降低功耗
1.3.5 实时减负
1.3.6 可重配置计算
第2章 AMBA协议规范
2.1 AMBA规范导论
2.2 AMBA APB规范
2.2.1AMBA APB写传输
2.2.2AMBA APB读传输
2.2.3 AMBA APB错误响应
2.2.4操作状态
2.2.5AMBA3 APB信号
2.3 AMBA AHB规范
2.3.1 AMBA AHB结构
2.3.2 AMBA AHB操作
2.3.3 AMBA AHB传输类型
2.3.4 AMBA AHB猝发操作
2.3.5 AMBA AHB传输控制信号
2.3.6 AMBA AHB地址译码
2.3.7 AMBA AHB从设备传输响应
2.3.8 AMBA AHB数据总线
2.3.9 AMNA AHB传输仲裁
2.3.10 AMBA AHB分割传输
2.3.11 AMBA AHB复位
2.3.12 关于AHB数据总线的位宽
2.3.13 AMBA AHB接口设备
2.4 AMBA AXI4规范
2.4.1 AMBA AXI4概述 错误！未定义书签。
2.4.2 AMBA AXI4功能
2.4.3 AMBA AXI4互联结构
2.4.4 AXI4-Lite功能
2.4.5 AXI4-Stream功能
第2篇 Zynq-7000体系结构
第3章 Zynq-7000应用处理单元
3.1 应用处理单元
3.1.1 基本功能
3.1.2 系统级视图
3.2 Cortex-A9处理器
3.2.1 中央处理器
3.2.2 L1高速缓存
3.2.3 存储器管理单元
3.2.4 接口
3.2.5 NEON
3.2.6 性能监视单元
3.3 侦听控制单元
3.3.1 地址过滤
3.3.2 SCU主设备端口
3.4 L2高速缓存
3.4.1 互斥 L2-L1高速缓存配置
3.4.2 高速缓存替换策略
3.4.3 高速缓存锁定
3.4.4 使能/禁止 L2高速缓存控制器
3.4.5 RAM访问延迟控制
3.4.6 保存缓冲区操作
3.4.7 在Cortex-A9和L2控制器之间的优化
3.4.8 预取操作
3.4.9 编程模型
3.5 片上存储器
3.5.1 片上存储器结构
3.5.2 片上存储器功能
3.6 APU接口
3.6.1 PL协处理接口
3.6.2 中断接口
3.7 APU内的TrustZone
3.7.1 CPU安全过渡
3.7.2 CP15寄存器访问控制
3.7.3 MMU安全性
3.7.4 L1缓存安全性
3.7.5 安全异常控制
3.7.6 CPU调试 TrustZone访问控制
3.7.7 SCU寄存器访问控制
3.7.8 L2缓存中的TrustZone支持
3.8 应用处理单元复位
3.8.1 复位功能
3.8.2 复位后的APU状态
3.9 功耗考虑
3.9.1 待机模式
3.9.2 在L2控制器内的动态时钟门控
3.10系统地址分配
3.10.1 地址映射
3.10.2 系统总线主设备
3.10.3 I/O外设
3.10.4 SMC存储器
3.10.5 SLCR寄存器
3.10.6 杂项PS寄存器
3.10.7 CPU私有总线寄存器
3.11 中断
3.11.1 中断环境
3.11.2 中断控制器的功能
3.11.3 编程模型
3.12 定时器
3.12.1 CPU私有定时器和看门狗定时器
3.12.2 全局定时器
3.12.3 系统看门狗定时器
3.12.4 三重定时器/计数器
3.12.5 I/O信号
3.13 DMA控制器
3.13.1 DMA控制器结构及特性
3.13.2 DMA控制器功能
3.13.3 外部信号
3.13.4．寄存器描述
3.13.5．用于管理器和命令的指令集参考
3.13.6 编程模型参考
3.13.7 编程限制
3.13.8 DMAC IP配置选项
第4章 Zynq-7000可编程逻辑资源
4.1 Zynq-7000可编程逻辑资源特性
4.2 可编程逻辑资源功能
4.2.1 CLB，Slice和LUT
4.2.2 时钟管理
4.2.3 块RAM
4.2.4 数字信号处理-DSP Slice
4.2.5 输入/输出
4.2.6 低功耗串行收发器
4.2.7 PCI-E模块
4.2.8 XADC（模拟-数字转换器）
4.2.9 配置
第5章 系统互连结构
5.1 系统互连功能及特性
5.1.1 数据路径
5.1.2 时钟域
5.1.3 连接性
5.1.4 AXI ID
5.5.5 寄存器概述
5.2 服务质量
5.2.1 基本仲裁
5.2.2 高级QoS
5.2.3 DDR端口仲裁
5.3 AXI_HP接口
5.3.1 AXI_HP接口结构及特点
5.3.2 接口数据宽度
5.3.3 交易类型
5.3.4 命令交替和重新排序
5.3.5 性能优化总结
5.4 AXI_ACP接口
5.5 AXI_GP接口
5.6 AXI信号总结
5.7 PL接口选择
5.7.1 使用通用主设备端口的Cortex-A9
5.7.2 通过通用主设备的PS DMA控制器（DMAC）
5.7.3 通过高性能接口的PL DMA
5.7.4 通过AXI ACP的PL DMA
5.7.5 通过通用AXI从（GP）的PL DMA
第6章 系统公共资源特性及功能
6.1 时钟子系统
6.1.1 时钟系统结构及功能
6.1.2 CPU时钟域
6.1.3 时钟编程实例 1
6.1.4 时钟系统内生成电路结构
6.2 复位子系统
6.2.1 复位系统结构和层次
6.2.2 启动流程
6.1.3 复位的结果
第7章 Zynq调试和测试子系统
7.1 JTAG和DAP子系统
7.1.1 JTAG和DAP系统功能描述
7.1.2 JTAG和DAP系统I/O信号
7.1.3 编程模型
7.1.4 ARM DAP控制器
7.1.5 跟踪端口接口单元TPIU
7.1.6 Xilinx TAP控制器
7.2 CoreSight系统结构及功能
7.2.1 CoreSight结构
7.2.2 CoreSight功能
第8章 Zynq平台的启动和配置
8.1 Zynq平台启动和配置功能
8.2 外部启动要求
8.3 BootROM
8.3.1 BootROM功能
8.3.2 BootROM头部
8.3.3 启动设备
8.3.4 BootROM多启动和启动分区查找
8.3.5 调试状态
8.3.6 BootROM后状态
8.4 器件配置接口
8.4.1 器件配置接口功能
8.4.2 器件配置流程
8.4.3 PL配置
8.4.4 寄存器集合
第9章 Zynq平台主要外设模块
9.1 DDR存储器控制器
9.1.1 DDR存储器控制器接口及功能
9.1.2 AXI存储器端口接口
9.1.3 DDR核交易调度器
9.1.4 DDRC仲裁
9.1.5 DDR控制器PHY
9.1.6 DDR初始化和标定
9.1.7 纠错码
9.2 静态存储器控制器
9.2.1 静态存储器控制器接口及功能
9.2.2 静态存储器控制器和存储器的信号连接
9.3 四-SPI Flash控制器
9.3.1 四-SPI Flash控制器功能
9.3.2 四-SPI控制器反馈时钟
9.3.3 四-SPI Flash控制器接口
9.4 SD/SDIO外设控制器
9.4.1 SD/SDIO控制器功能
9.4.2 SD/SDIO控制器传输协议
9.4.3 SD/SDIO控制器接口信号连接
9.5 通用输入输出控制器
9.5.1 通用输入输出GPIO接口及功能
9.5.2 通用输入输出GPIO中断功能
9.6 USB主机、设备和OTG控制器
9.6.1 USB控制器接口及功能
9.6.2 USB主机操作模式
9.6.3 USB设备操作模式
9.6.4 USB OTG操作模式
9.7 吉比特以太网控制器
9.7.1 吉比特以太网控制器接口及功能
9.7.2 吉比特以太网控制器接口编程向导
9.7.3 吉比特以太网控制器接口信号连接
9.8 SPI控制器
9.8.1 SPI控制器的接口及功能
9.8.2 SPI控制器时钟设置规则
9.9 CAN控制器
9.9.1 CAN控制器接口及功能
9.9.2 CAN控制器操作模式
9.9.3 CAN控制器消息保存
9.9.4 CAN控制器接收过滤器
9.9.5 CAN控制器编程模型
9.10 UART控制器
9.10.1 UART控制器接口及功能
9.11 I2C控制器
9.11.1 I2C速度控制逻辑
9.11.2 I2C控制器的功能和工作模式
9.12 ADC转换器接口
9.12.1 ADC转换器功能
9.12.2 ADC命令格式
9.12.3 供电传感器报警
9.13 PCI-E接口
第10章 Zynq平台描述规范
10.1 Zynq平台文件描述规范功能集
10.2 微处理器硬件规范
10.2.1 通用微处理器硬件规范
10.2.2 AXI系统微处理器硬件规范
10.2.3 Zynq-7000系统微处理器规范实例
10.3 微处理器外设规范