大型RISC处理器设计：用描述语言Verilog设计VLSI芯片

图书标准信息

• 作者 [德]戈尔齐（Golze,U.） 著；田泽 译
• 出版社 北京航空航天大学出版社
• 出版时间 2005-01
• 版次 1
• ISBN 9787810775519
• 定价 39.00元
• 装帧 平装
• 开本 16开
• 纸张 胶版纸
• 页数 326页
• 字数 544千字
• 正文语种 简体中文

【内容简介】

　　《大型RISC处理器设计(附光盘用描述语言Verilog设计VLSI芯片)》是一本系统讲述32位RISC微处理器的设计方法和设计过程的著作，其内容涵盖了RISC微处理器设计的全部方面。书中内容有机地将计算机学科的体系结构、系统结构与微电子学科的集成电路设计与实现技术结合起来，既能帮助学习微电子的工程技术人员快速掌握RISC处理器体系结构的VLSI实现原理，又能明确的告诉计算机科学的技术人员如何用现代的电路设计思想、方法、手段来设计与实现微处理器。《大型RISC处理器设计(附光盘用描述语言Verilog设计VLSI芯片)》的组织结构就是一本大规模RISC处理器芯片完整的设计文档。
　　《大型RISC处理器设计(附光盘用描述语言Verilog设计VLSI芯片)》将计算机科学和微电子科学有机结合、面向工程实际，希望能对两方面的科技工作者带来帮助。书中展现的完整的大规模芯片的设计过程，也能对设计团队的组织管理者提供方法和流程上的帮助。

【目录】

第1章概述

第2章VLSI电路设计
2.1工艺技术基础和电路设计风格
2.2设计流程
2.3设计阶段划分

第3章RISC处理器体系结构
3.1简单的RISC处理器
3.2处理器体系结构的选择
3.2.1体系结构扩展技术
3.2.2方案评估
3.2.3设计方案技术小结

第4章Verilog简短介绍

第5章外部行为描述
5.1RISC处理器如何工作
5.1.1汇编器
5.1.2测试板
5.2指令集
5.2.1LD/ST类装载和存储指令
5.2.2CTR类跳转指令
5.2.3ALU类算术和逻辑指令
5.2.4特殊类指令
5.2.5综合指令
5.2.6中断
5.3基于VerilogHDL建模的指令解释器
5.3.1概述
5.3.2组织结构
5.3.3应用
5.4测试方案详细说明书
5.5定量描述

第6章处理器粗略结构的内部描述
6.1数据流
6.1.1指令在数据通路中的执行
6.1.2数据通路的流水线
6.1.3流水线执行方式的特性
6.2时序
6.2.1简单的时钟方案
6.2.2总线协议
6.3流水线级
6.3.1流水线级的命名和设计
6.3.2取指令级IF
6.3.3指令译码级ID
6.3.4执行级EX
6.3.5存储器访问级MA
6.3.6回写级WB
6.3.7流水线各级任务总结
6.4Cache和寄存器堆
6.4.1多功能CacheMPC
6.4.2跳转目的Cache
6.4.3流水线中MPC和BTC的协同
6.4.4寄存器堆
6.5中断的处理

第7章粗略结构模型的流水线划分
7.1处理器CHIP
7.2取指令单元IFU
7.2.1I_BUS多选器
7.2.2IFU_ADDR_BUS多选器
7.2.3NPC_BUS多选器
7.2.4跳转目的CacheBTC
7.2.5多功能CacheMPC
7.2.6跳转决策逻辑BDL
7.2.7程序计数计算器PCC
7.2.8流水级禁止逻辑PDL
7.2.9指令译码逻辑IDL
7.2.10串行模式控制器SMC
7.2.11扩展PC逻辑EPL
7.3指令译码单元IDU
7.3.1译码块DG1
7.3.2译码块DG2
7.3.3译码块DG3
7.3.4译码块DG4
7.3.5译码块DG5
7.3.6译码块DG6
7.4算术逻辑单元ALU
7.4.1算术单元模型
7.4.2LOGIC模型
7.4.3SHIFT模型
7.5存储器访问单元MAU
7.6前推和寄存器单元FRU
7.6.1寄存器地址译码器RAC
7.6.2前推比较器CMP
7.6.3前推选择逻辑FSL
7.6.4寄存器访问逻辑RAL
7.6.5数据和地址流水线
7.7构建完整的处理器

第8章门级模型综合
8.1由半导体生产商提供的库
8.1.1逻辑门
8.1.2内部缓冲器
8.1.3触发器
8.1.4锁存器
8.1.5输入时钟驱动器
8.1.6输入缓冲器
8.1.7单向输出缓冲器
8.1.8双向三态输出缓冲器
8.1.9测试用宏单元
8.1.10宏单元：加法器
8.1.11宏单元：移位器
8.1.12宏单元：用户定义的RAM库
8.1.13自主开发的库单元：缓冲器
8.1.14自主开发的库单元：触发器
8.1.15自主开发的库单元：多选器
8.2手工综合
8.2.1同步数据传输
8.2.2带组合逻辑的寄存器
8.2.3寄存器流水线
8.2.4多路数据选择器
8.2.5常数赋值
8.2.6变量赋值
8.2.7行为级描述的间接综合
8.3工具自动综合
8.3.1综合工具
8.3.2逻辑综合的例子
8.4一个较大的综合实例
8.4.1同步数据传输器
8.4.2组合逻辑
8.4.3数据选择多选器
8.4.4间接综合
8.4.5变量赋值
8.5特殊情况：异步总线协议
8.6统计数据和设计经验
8.7门级模型的仿真和优化
8.7.1验证
8.7.2优化
8.7.3时序仿真

第9章测试、可测性设计、测试仪以及测试板
9.1错误模型和错误覆盖率
9.2自动测试仪（ATE）
9.2.1测试仪的配置和操作
9.2.2格式和模版
9.3可测性设计
9.3.1用于存储器测试的多选器
9.3.2扫描通路
9.3.3信号分析
9.3.4半导体制造商的测试电路
9.4功能测试
9.5测试数据导出
9.5.1所需的测试方案和测试块
9.5.2三态、静态电流、工艺和存储器测试
9.5.3功能测试
9.5.4评估测试方案
9.5.5ATE测试数据的准备
9.6ATE测试仪
9.6.1DUT卡的设置
9.6.2开始测试
9.6.3测试结果
9.7测试板
9.7.1底板
9.7.2PC接口卡和总线接口卡
9.7.3存储卡
9.7.4CPU卡
9.7.5评估
9.8结论

第10章总结和展望
10.1效率和复杂度
10.2用状态图和转换图进行大型VLSI设计的设计描述、分析和仿真
10.3错误模型和HDL的测试方案

第11章VerilogHDL建模
11.1EBNF格式语法
11.2Verilog语句
11.2.1结构语句
11.2.2变量声明
11.2.3操作符
11.2.4程序控制
11.2.5其它语句
11.2.6VerilogXL语句
11.3基本建模概念
11.3.1仿真器的并行执行原理和事件控制机制
11.3.2时序控制
11.3.3层次化建模和实例化
11.3.4行为和结构建模
11.3.5变量阵列
11.3.6模型和组
11.3.7双向通信
11.3.8一些实用编程指南
11.4实例
11.4.1简单的流水线
11.4.2复杂的流水线
11.4.3ASIC处理器的行为级模型
11.4.4ASIC处理器的结构化模型
11.5语句的EBNF语法