Xilinx FPGA应用进阶：通用IP核详解和设计开发

图书标准信息

• 作者 黄万伟、董永吉、伊鹏、李玉峰 著
• 出版社 电子工业出版社
• 出版时间 2014-08
• 版次 1
• ISBN 9787121238352
• 定价 49.80元
• 装帧 平装
• 开本 16开
• 纸张 胶版纸
• 页数 284页
• 字数 442千字
• 正文语种 简体中文

【内容简介】

本书系统讲解通信网络领域Xilinx FPGA内部的IP硬核。以流行的Xilinx Virtex-6型号芯片举例，涵盖Xilinx FPGA在通信领域主流的IP核，阐述Xilinx FPGA时钟资源和DCM、PLL和MMCM时钟管理器的特性和使用方法；介绍基于Block RAM资源生成ROM、RAM、FIFO和CAM核的使用过程。阐述TEMAC核背景知识、内部结构、接口时序和配置参数，给出生成实例；介绍LVDS技术规范、源同步实现方案和去偏移技术，讲解Xilinx FPGA中IODELAYE1、ISERDES1和OSERDES核使用方法；阐述Xilinx FPGA DDR3控制器IP核的结构组成、模块划分、接口信号和物理约束等。

【作者简介】

2010.09-至今 解放军信息工程大学 信息技术研究所 讲师先后参与参加国家863重大项目“新一代高可信网络”之子课题“可重构路由器构件组研制”（编号2008AA01A323），负责可重构路由硬件构件的设计开发；参加国家863重大项目“新一代高可信网络”之子课题“可重构柔性试验网组网设备工程化实施”（编号2009AA01A334），负责可重构服务承载网的构建方法研究；参加国家863重大项目“三网融合”演进技术与系统研究”之子课题“面向”三网融合”的统一安全管控网络”，负责融合网络环境中视频业务的防篡改防插播硬件实现技术；目前参与973项目“可重构信息通信基础网络体系研究”（编号2012CB315900），负责可重构信息通信基础网络体系中的宏电路硬件实现。

【目录】

第1章  Xilinx FPGA发展和应用1
1．1  可编程器件现状和发展简介1
1．1．1  可编程器件的特点与应用1
1．1．2  可编程器件厂家介绍2
1．1．3  可编程器件发展趋势4
1．2  Xilinx FPGA简介4
1．2．1  Xilinx FPGA产品介绍4
1．2．2  Xilinx Virtex-6系列FPGA6
1．3  基于IP Core的FPGA设计7
1．3．1  IP Core分类8
1．3．2  AXI总线协议在Xilinx IP核中的应用9
1．3．3  基于IP Core的FPGA设计流程12
1．4  FPGA在通信领域的应用优势15
1．4．1  FPGA在通信领域的技术优势15
1．4．2  Xilinx FPGA的IP核群15
1．5  NetFPGA板卡的应用基础16
1．5．1  NetFPGA-1G板卡介绍16
1．5．2  NetFPGA-10G板卡介绍17
1．5．3  大学生信息安全竞赛与NetFPGA18
1．6  本章小结18
第2章  Xilinx FPGA时钟资源详述19
2．1  Xilinx FPGA时钟资源19
2．1．1  Xilinx FPGA时钟资源分类19
2．1．2  Xilinx FPGA时钟管理器说明20
2．2  Xilinx FPGA时钟详述21
2．2．1  时钟相关的基本概念21
2．2．2  全局时钟资源介绍23
2．2．3  区域时钟32
2．3  Virtex-5 DCM介绍与使用说明38
2．3．1  DCM功能和结构39
2．3．2  DCM生成演示过程46
2．3．3  DCM IP核时序仿真52
2．4  Virtex-5 PLL介绍与使用说明53
2．4．1  PLL内部结构和功能说明53
2．4．2  PLL生成演示过程58
2．4．3  PLL IP核时序仿真63
2．5  Virtex-6 MMCM介绍与使用说明64
2．5．1  MMCM功能和结构简介65
2．5．2  MMCM生成演示过程73
2．5．3  MMCM IP核时序仿真79
2．6  本章小结79
第3章  Block RAM核的功能简介和应用说明80
3．1  Xilinx FPGA器件内部存储资源介绍80
3．1．1  基于Block RAM的IP核简介80
3．1．2  Block RAM与DRAM的区别84
3．2  Virtex-6 Block RAM内部结构详细说明84
3．2．1  Block RAM接口介绍84
3．2．2  Block RAM写属性介绍87
3．3  ROM核生成实例详解88
3．3．1  ROM核生成演示88
3．3．2  coe文件解释说明93
3．3．3  ROM接口信号时序图95
3．4  RAM IP核生成实例详解96
3．4．1  RAM IP核生成演示96
3．4．2  RAM接口信号时序图101
3．5  FIFO IP核生成实例详解101
3．5．1  FIFO IP核生成演示101
3．5．2  FIFO接口信号时序图107
3．5．3  FIFO生成命名规范108
3．6  CAM IP核生成实例详解109
3．6．1  TCAM器件的相关知识109
3．6．2  CAM IP核简介111
3．6．3  CAM IP接口信号说明113
3．6．4  CAM核工作模式116
3．6．5  CAM IP核生成演示121
3．6．6  CAM IP接口信号时序图125
3．7  本章小结126
第4章  TEMAC核的功能和应用介绍127
4．1  以太网技术介绍127
4．1．1  以太网的发展演进127
4．1．2  以太网协议规范介绍129
4．2  Xilinx千兆以太网解决方案131
4．2．1  千兆以太网IP核简介132
4．2．2  TEMAC核的典型应用132
4．2．3  TEMAC核开发优势133
4．3  TEMAC核结构介绍133
4．3．1  TEMAC整体结构134
4．3．2  嵌入式以太网MAC功能简介135
4．4  用户接口信号详述137
4．4．1  用户发送接口功能和信号介绍138
4．4．2  用户接收接口功能和信号介绍140
4．5  AXI4-Lite接口信号145
4．5．1  AXI4-Lite接口信号说明145
4．5．2  基于AXI4-Lite接口的读过程145
4．5．3  基于AXI4-Lite接口的写过程147
4．5．4  MAC地址/帧内容过滤148
4．5．5  基于AXI4-Lite接口的相关配置和管理150
4．6  MDIO配置接口150
4．6．1  MDIO接口简介150
4．6．2  MDIO接口信号定义151
4．6．3  TEMAC核中的MDIO控制152
4．7  物理接口说明153
4．7．1  MII接口分析154
4．7．2  GMII/RGMII接口分析154
4．7．3  SGMII/1000 Base-X接口分析155
4．8  TEMAC核的生成和仿真实验156
4．8．1  TEMAC核的生成156
4．8．2  建立TEMAC核仿真工程164
4．8．3  TEMAC仿真实验说明166
4．9  本章小结170
第5章  LVDS技术规范及其应用171
5．1  LVDS接口标准和规范171
5．1．1  LVDS技术规范简介171
5．1．2  LVDS典型电路简介172
5．2  LVDS源同步传输方案174
5．2．1  源同步接口介绍174
5．2．2  源同步偏斜分析175
5．2．3  去偏斜解决方案175
5．3  OIF-SPI4-02．10接口标准177
5．3．1  SPI-4．2接口简介177
5．3．2  SPI-4．2接口信号和功能描述178
5．4  IODELAYE1 IP核说明183
5．4．1  IODELAYE1概述183
5．4．2  IODELAYE1接口信号和参数184
5．4．3  IODELAYE1延迟控制时序187
5．4．4  IDELAYCTRL的介绍188
5．5  ISERDESE1 IP核说明189
5．5．1  ISERDESE1接口和功能概述189
5．5．2  ISERDESE1的接口信号和属性190
5．5．3  BITSLIP子模块说明194
5．6  OSERDES IP核说明196
5．6．1  OSERDES结构概述196
5．6．2  OSERDES接口信号和属性197
5．6．3  OSERDES接口信号时序200
5．7 动态相位调整解决方案202
5．7．1  DPA实现方案概述202
5．7．2  DPA实现简介203
5．8  本章小结206
第6章  Xilinx DDR3存储器接口解决方案207
6．1  DDR3 SDRAM存储器概述207
6．1．1  DDR3 SDRAM相关名词解释208
6．1．2  DDR3 SDRAM存储器操作流程213
6．1．3  DDR3 SDRAM引脚介绍214
6．2  DDR3控制器IP核主要模块描述215
6．2．1  用户接口模块217
6．2．2  存储器控制模块221
6．2．3  PHY模块223
6．3  DDR3 IP核接口操作230
6．3．1  用户接口操作231
6．3．2  读延迟236
6．4  DDR3控制器IP核的例化236
6．4．1  选择MIG工具236
6．4．2  DDR3控制器的生成241
6．4．3  DDR3控制器IP核生成文件说明253
6．4．4  UCF文件校验及规则254
6．5  DDR3控制器IP核的约束259
6．5．1  时序约束259
6．5．2  I/O引脚约束260
6．6  DDR3控制器IP核的仿真模型261
6．6．1  流量生成器262
6．6．2  存储器初始化和流量测试267
6．6．3  仿真调试268
6．7  本章小结274