VHDL与FPGA设计

图书标准信息

• 作者 胡振华 编
• 出版社 中国铁道出版社
• 出版时间 2003-01
• 版次 1
• ISBN 9787113050467
• 定价 32.00元
• 装帧 平装
• 开本 其他
• 纸张 胶版纸
• 页数 317页
• 字数 481千字

【内容简介】

定位在学习VHDL和FPGA设计的初学者即深入浅出地讲述了VHDL程序设计方法，又结合Modelsim、FPGA Express和Xilinx Foundation软件详细讲述了FPGA设计的功能仿真，综合，布局布线和时序仿真等结合EDA设计的特点，剖析了VHDL语言在FPGA设计中的重点难点，并将这些设计思想贯穿全书始终本书读者对象为大中专院校相关专业的高年级本科生和研究生，以及从事EDA设计的研发工程师本书涉及到的范例程序文件在http://www.tqbooks.net/download.asp网页上可免费下载。

【目录】

第0章 前 言 10-1 VHDL的发展 20-2 VHDL的优点 30-3 所须具备的概念 30-4 "SRAM Base"vs."Anti-Fuse" 40-5 本书的内容 50-6 使用工具 7第1章 设计的基本概念 91-1 设计阶段的划分 101-2 VHDL设计的流程 101-3 Design Entry-Schematics vs. VHDL 121-4 Function Simulation VHDL 121-5 Synthesis 131-6 Place & Route 141-7 Timing Simulation 141-8 小结 14第2章 架构（Architecture） 172-1 Simulator的使用 182-2 基本架构 242-2-1　Library 262-2-2　Use 282-2-3　Entity 292-2-4　Port 302-3 Architecture 322-4 命名法则与注释 332-5 扩展的声明 332-5-1　Package 342-5-2　Package Body 362-6 小结 38问题 38第3章 数据类型（Type） 413-1 Standard Package定义的数据类型 423-1-1　标量型数据类型 423-1-2　枚举型数据类型 433-1-3　复合型的数据类型 443-2 IEEE Package定义的数据类型 443-3 复合型数据类型 483-3-1　Array 483-3-2　Record 483-4 文件型数据类型 493-5 小结 51问题 52第4章 运算符（Operator） 534-1 1076-1987与1076-1993 Operator的差异 544-2 Logical Operator 544-3 Relational Operator 564-4 Shift Operator 584-4-1　IEEE 1076-1993中的Shift Operator 594-4-2　衍生的移位处理 614-5 Adding Operator 644-5-1　加减法运算处理 644-5-2　连接(Concatenation)处理 674-6 Sign Operator 684-7 Multiplying Operator 684-8 Miscellaneous Operator 694-9 Operator的优先级 704-10 小结 72问题 72第5章 组合逻辑电路（Combinational Logic） 735-1 基本的Combinational Logic 745-1-1　And 745-1-2　Or 765-1-3　Not及其他 775-2 较复杂的Combinational Logic 775-2-1　When-Else 775-2-2　With-Select-When 785-3 Process中的Combinational Logic 795-4 Delay对Combinational Logic的影响 845-5 小结 85问题 86第6章 时序逻辑电路（Sequential Logic） 876-1 Process的语法结构 886-2 If语句 926-3 Wait语句 966-3-1　Wait Until语句 966-3-2　Wait For语句 986-3-3　Wait On语句 1006-4 Case语句 1026-5 Sync与Async Reset 1036-6 Loop 1056-6-1　与While及For合用 1056-6-2　Loop的嵌套 1076-6-3　Next语句 1096-6-4　Exit语句 1116-7 Assert语句 1136-8 小结 116问题 117第7章 函数（Function）与过程（Procedure） 1197-1 Function的声明及使用 1207-2 类型转换的Function 1227-3 重载函数（Overload Function） 1267-4 Procedure 1297-5 小结 132问题 133第8章 属性（Attribute）与配置（Configuration） 1358-1 返回信号状态的属性 1368-1-1　Event属性 1368-1-2　Active属性 1378-1-3　Last_event属性 1378-1-4　Last_value及Last_active属性 1398-2 返回单一数值的属性 1408-3 返回数值范围的属性 1428-4 Configuration 1448-4-1　Architecture Configuration 1448-4-2　Component Configuration 1478-4-3　Generic Configuration 1518-5 小结 154问题 155第9章 层次式设计（Hierarchy Design） 1579-1 Component Instantiation 1589-2 Design Partition 1639-3 设计方法的讲述 1649-3-1　Input Latch & Float->Fix 1649-3-2　Adder 1669-3-3　Fix->Float & Output Latch 1689-4 顶层设计及仿真 1709-4-1　顶层设计的连接 1709-4-2　设计仿真 1729-5 小结 174问题 174第10章 功能仿真（Function Simulation） 17710-1 Dependency 17810-2 ModelSim中的Options 17910-3 建立Simulation Macro 18410-3-1　建立基本的Marco 18410-3-2　双向Bus的仿真Macro 18710-4 Testbench Simulation 18910-5 Textio仿真 19210-6 Simulation Library的建立 19810-6-1　Core Generator的使用 19910-6-2　Simulation Library的建立 20210-6-3　Design的处理 20510-6-4　进行Simulation 20810-7 层次式的仿真及调试 20810-8 小结 210问题 211第11章 合成（Synthesis） 21311-1 Synthesizer的使用 21411-2 预布局仿真（Pre-Layout Simulation） 21811-3 一些不能合成的例子 21911-3-1　时间延迟的要求 21911-3-2　不合乎硬件设计 22211-3-3　起始值的设定 22311-4 Constraint的设置方法 22711-5 Block Box的Synthesis 23311-6 层次式设计的Synthesis 23411-7 小结 235问题 236第12章 布局布线（Place & Route） 23712-1 Place & Route工具的使用 23812-2 Constraint的设定 24112-2-1　Timing Constraint 24112-2-2　非Timing Constraint 24612-3 Report Analyze 24712-4 层次式设计的Place & Route 24912-5 小结 250问题 251第13章 时序仿真（Timing Simulation） 25313-1 编译VHDL Netlist File 25413-2 Timing Simulation 25513-2-1　信号GSR所造成的问题 25613-2-2　Setup Time Check造成的错误 25913-3 SDF File 26113-3-1　SDF的内容 26113-3-2　表头部分 26113-3-3　基本单元 26313-3-4　时序检查 26413-4 仿真分析 26613-5 规格的设定 27313-6 运用Textio做数据对比的Timing Simulation 27413-7 Timing Simulation的好处 27813-8 小结 278问题 279第14章 状态机设计（State Machine Design） 28114-1 State Machine的建立 28214-1-1　程序代码的撰写 28314-1-2　设计的Function Simulation 28714-1-3　设计的Synthesis及Place& Route 28914-1-4　时序仿真（Timing Simulation） 29014-2 状态机的修改 29114-2-1　程序代码的修改 29214-2-2　修改设计的功能仿真（Function Simulation） 29414-2-3　设计的合成（Synthesis）与布局布线（Place & Rute） 29514-2-4　时序仿真（Timing Simulation） 29714-3 One-hot与Binary Decode 29814-4 小结 299问题 299第15章 并行处理（Pipelined Processing） 30115-1 未使用并行处理的乘法器 30215-2 增加Input Latch的乘法器 30815-3 将乘法器一分为二的设计 31015-4 改善已有的设计 31415-5 并行处理的缺点 31515-6 小结 316附 录 317