CMOS射频集成电路工程实践

第1章 射频集成电路设计流程

 1.1 RFIC概述

 集成电路（Integrated Circuits，IC）构筑了信息产业的基础元器件和核心电路单元。当前信息传递的主要途径包括无线通信、光纤通信、电缆通信等。其中，无线通信在无线接入局域网通信、移动通信、卫星通信、基站通信、专网通信场景中广泛应用，上述应用场景不断激励和牵引射频技术的发展方向。同时，射频技术的不断更迭和发展促进以收发前端为核心的通信系统深度进入单片集成化、数字化和系统化的阶段。

 由于优越的高频性能，在微波、毫米波和亚毫米频段，基于Ⅲ-V族化合物半导体的器件、电路和系统占领了高端市场，如砷化镓（GaAs）、氮化镓（GaN）或磷化铟（InP）的微波单片集成电路（Microwave Monolithic Integrated Circuit，MMIC）。然而，Ⅲ-V族化合物半导体的MMIC价格昂贵，在数字运算、逻辑综合、混合信号处理等方面相对较弱且成本、体积不可接受，并且其单片系统（Single-Chip Systems）的集成能力有限。

 基于硅（Si）基的互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）、双极互补金属氧化物半导体（Bipolar Complementary Metal Oxide Semiconductor，BiCMOS）和锗硅（SiGe）的工艺与器件的技术在过去几十年中也取得了显著进步。由于低成本、低静态功耗和出色的集成能力（尤其是 CMOS），集成电路产品在数字信号处理、高速接口、工业传感器、车载雷达和终端产品等消费类电子市场中变得越来越重要。由其构成的射频集成电路（Radio Frequency Integrated Circuits，RFIC）有助于各种应用需求，具有高集成度、低成本、低功耗的显著优点。

 目前，硅基器件在毫米波、亚毫米波频段展示了良好的性能；与非硅基半导体工艺相比，硅基半导体工艺成本更低，集成度更高，逻辑综合、数字信号处理和混合信号处理能力更加优越，因此，在无线通信、传感和网络方面开辟了许多应用场景。基于硅基的RFIC，包括先进器件、单片子系统和系统级的工作已有大量报道与应用，在毫米波频率上仍具有良好的表现。

 目前，与Ⅲ-V族化合物半导体的MMIC性能相比，硅基RFIC器件在高频、高功率方面仍略有不及。但是，面对消费类电子产品市场万亿美元的庞大规模，硅基器件在推广成本以及与数字IC直接集成方面有着不可忽略的优势，仍然是商业市场的宠儿。

 1.2 RFIC设计的挑战

 考虑到射频集成电路的功能特点和所处的设计频段，射频集成电路设计与传统的CMOS模拟和数字集成电路设计在方法和流程上有较大的区别，给初学者带来了多方面的挑战。

 （1）由于需要不同的专业知识和分析工具，通常系统中的基带和模拟/射频集成电路这两部分是分开进行设计、仿真和验证的。数字电路设计方法一般都是自顶向下的模式，即由系统设计产生单元电路的规格，而模块设计师基于这个规格来设计子电路。模拟电路的设计大都缺少有效的手段在系统中进行验证，在射频（Radio Frequency，RF）频段中此问题尤其突出。因此，在系统级设计时，需要经验丰富的系统工程师或者精准的系统行为仿真模型，确定合适的算法和架构，实现链路预算，保证功能完整、性能可靠和较低的成本。

 （2）高频的晶体管、电容、电感、变压器及传输线等，是RF设计中的关键部件。这些部件往往对整个电路的性能有非常大的影响。若工艺厂商提供的晶体管模型和介质参数不能准确满足应用场景的需求，还需要设计者利用电磁场仿真和综合算法，重新构建和补偿模型参数。

 （3）需要对版图做非常精确的抽取。对于比较关键的走线和部件需要做三维电磁场分析。

 1.3 RFIC设计的流程

 图1-1展示了利用CMOS工艺设计模拟/RFIC的一般流程。该流程覆盖了自系统设计到物理实现的全部过程。

 图1-1 射频集成电路设计流程

 该流程具体步骤如下。

 （1）系统指标规划。根据系统的功能和相关技术指标进行顶层系统规划及功能模块划分，确定链路预算表并分配各个模块的性能指标。

 （2）性能前仿真。根据代工厂（Foundry）提供的有源/无源器件模型，利用 EDA（Electronic Design Automation）工具，设计并验证功能模块电路的可行性（称为前仿真）；若不满足指标要求，则需要重新设计功能模块电路或返回系统规划，直到满足要求为止。

 （3）性能后仿真。根据Foundry提供的工艺文件和电路原理图，利用EDA进行器件仿真和电路版图设计（需满足LVS（Layout Versus Schematic）和DRC（Design Rule Check）约束），然后进行寄生参数提取（Parasitic Extraction，PEX），并进行仿真（称为后仿真）；前、后仿真应该包括工艺角（Process Corner）以及温度特性内容。

 （4）加工及测试验证。生成GDS版图加工制造文件，并向代工厂提交（称为流片）。设计测试电路，对芯片原型进行测试并撰写报告。若测试结果满足指标，则芯片设计完成，单片验证通过，后续可考虑封装测试、小批量验证和量产；否则，重复（1）～（4）步骤。

 1.4 CMOS工艺

 CMOS电路发明于20世纪60年代，在20世纪70年代成为当时的主流集成技术。不过早期的CMOS技术是用来设计逻辑电路的，原因是它的低功耗和高集成度。随着CMOS晶体管沟道长度的不断减小，器件的工作速度以及特征频率不断提高，使CMOS器件能够应用于射频集成电路中。

 1.4.1 CMOS工艺的特点

 1．功耗低

 图1-2所示的三种电路中，对于NPN BJT或者NMOS电路而言，输出低电平时都有电流流过，只有CMOS电路的静态功耗为零。

 图1-2 不同的电路形式

 2．尺寸缩放能力

 CMOS加工工艺按3年翻两番的速度发展，每下一步的栅宽约是上一步的70%，如表1-1所示。

 对于NMOS而言（如图1-3所示），其饱和区电流为

 （1-1）

 式（1-1）在第3章中将会详细介绍，这里只需注意W为栅宽，L为栅长，其比值W/L称为尺寸缩放因子。

 随着加工工艺的提升，除了可以实现更高的集成度以外，还能通过尺寸缩放，确保原电路的性能。

 3．集成度

 定义优值（Figure of Merit，FOM）为截止频率?击穿电压，不同工艺下晶体管集成度和优值之间的关系如图1-4所示。

 可见对于Si MOSFET而言，其集成度可以做得很高，但是其截止频率和击穿电压乘积相对其他工艺要低得多。

 4．成本和产能

 图1-5给出了CMOS工艺在180～14nm，每1美元能够生产的晶体管数量。

 随着工艺的提升，虽然总的晶圆成本在增加，但因为集成度随之增加，每个单元的相对成本是不断降低的，如图1-6所示。

 在消费类电子领域，CMOS工艺下的产品性能虽不是*优的，但成本却是*低的。所以对于RFIC设计的挑战是在当前CMOS技术下做出成本更低、性能更好的产品。

 1.4.2 CMOS工艺的流程

 典型地，主要的CMOS工艺流程如下。

 （1）在p型晶圆上生长SiO2薄层（图1-7（a））。

 （2）阱区光刻，刻出阱区注入孔（图1-7（b））。

 （3）进行离子注入形成n-阱（图1-7（c））。

 （4）去除步骤（2）中的光刻胶和氧化层（图1-7（d））。

 （5）沟道阻断植入1，创建氧化硅、氮化硅和正性光刻胶的堆栈（图1-7（e））。沟道阻断植入（Channel-Stop Implant）利用厚的场氧化物（Field Oxide，FOX）形成较高的开启电压Vth，以避免寄生晶体管效应。

 （6）沟道阻断植入2，光刻通道停止区（图1-7（f））。

 （7）沟道阻断植入3，通道停止离子注入（图1-7（g））。

 （8）沟道阻断植入4，去除光刻胶，生成厚的场氧化层（图1-7（h））。

 （9）沟道阻断植入5，去除氮化硅保护层和薄氧化层，暴露出有源区（图1-7（i））。

 （10）栅氧化层的生长，用作栅极电介质（TOX）的栅极氧化物的生长（图1-7（j））。

 （11）阈值调节注入，在表面附近注入一层薄薄的掺杂剂调整自然阈值电压，使得NMOS和PMOS晶体管的阈值变得容易调节（图1-7（k））。

 （12）生成多晶硅（Poly）层，在栅极氧化物的顶部沉积一层多晶硅（图1-7（l））。

 （13）n型注入1，沉积负性光刻胶，暴露所有用于接收n+注入的区域（图1-7（m））。

 （14）n型注入2，离子注入形成NMOS晶体管的S/D区和n-阱（图1-7（n））。

 （15）n型注入3，去除光刻胶，形成自对准结构体，S/D区恰好在植入栅极区域的边缘。光刻中的微小错位不会产生重大影响（图1-7（o））。

 （16）p型注入1，光刻后暴露所有用于接收p+注入的区域，并进行离子注入（图1-7（p））。

 （17）p型注入2，去除光刻胶，基本的晶体管制造完成（图1-7（q））。

 至此，CMOS工艺前端制造完成，主要形成有源区域。接下来进行后端制造，主要形成互连线。

 （1）金属硅化步骤1，在硅的边缘形成氧化物隔离层（图1-7（r））。

 （2）金属硅化步骤2，通过化学气相沉积工艺沉积导电材料，将掺杂的多晶硅和S/D区的薄层电阻减小大约一个数量级（图1-7（s））。

 （3）接触窗，用厚的（300～500nm）氧化物层覆盖晶圆，使用“接触掩膜”的光刻和等离子蚀刻出接触窗。为了提高可靠性，不将与栅极多晶硅的接触放置在栅极区域的顶部（图1-7（t））。

 （4）金属互连1，用铝或铜在整个晶圆上沉积金属层（图1-7（u））。使用“金属1掩模”的光刻，选择性蚀刻金属（图1-7（v））。

 （5）过孔窗，用一层SiN3覆盖晶圆，使用“过孔掩膜”光刻并等离子蚀刻（图1-7（w））。

 （6）金属互连2，在整个晶圆上沉积金属层（图1-7（x））。使用“金属2掩模”光刻并选择性蚀刻金属。每个附加的金属层都需要两个掩模：“通孔掩模”和“金属n掩模”（图1-7（y））。

 （7）钝化，晶圆上覆盖有一层玻璃或钝化层，可保护表面免受后续机械处理和切割造成的损坏（图1-7（z））。