SystemVerilog验证：测试平台编写指南

第1章验证导论

1.1验证流程

1.2验证方法学

1.3基本测试平台的功能

1.4定向测试

1.5方法学基础

1.6受约束的随机激励

1.7随机化的对象是什么？

1.8功能覆盖率

1.9测试平台的构件

1.10分层的测试平台

1.11建立一个分层的测试平台

1.12仿真环境的阶段

1.13最大限度的代码重用

1.14测试平台的性能

1.15小结

1.16练习

第2章 数据类型

2.1内建数据类型

2.2定宽数组

2.3动态数组

2.4队列

2.5关联数组

2.6数组的方法

2.7选择存储类型

2.8使用typedef创建新的类型

2.9创建用户自定义结构

2.10 包

2.11类型转换

2.12流操作符

2.13枚举类型

2.14常量

2.15字符串

2.16表达式的位宽

2.17小结

2.18练习

第3章 过程语句和子程序

3.1过程语句

3.2任务、函数以及void函数

3.3任务和函数概述

3.4子程序参数

3.5子程序的返回

3.6局部数据存储

3.7时间值

3.8小结

3.9练习

第4章连接设计和测试平台

4.1将测试平台和设计分开

4.2接口

4.3激励时序

4.4接口的驱动和采样

4.5程序块需要考虑的因素

4.6将模块连接起来

4.7顶层作用域

4.8程序和模块的交互

4.9 SystemVerilog断言

4.10四端口的ATM路由器

4.11 Ref端口的方向

4.12小结

4.13练习

……

第12章 SystemVerilog与C/C++语言的交互

12.1传递简单的数值

12.2连接简单的C子程序

12.3调用C++程序

12.4共享简单数组

12.5 开放数组(open array)

12.6 共享复合类型

12.7纯导入方法和关联导入方法

12.8 在C程序中与SystemVerilog通信

12.9与其他语言交互

12.10小结

12.11练习

参考文献

本书讲解了SystemVerilog Testbench强大的验证功能，清楚地解释了面向对象编程、约束随机测试和功能覆盖的概念。本书涵盖SystemVerilog所有验证结构，如类、程序块、随机化和功能覆盖等，并通过超过500个代码示例和详细解释，说明了学习多态性、回调和工厂模式等概念的内部工作原理。此外，本书提供了数百条指导原则，为全职验证工程师和学习这一技能的读者提供帮助，让读者可以更高效地使用这种语言，并解释了常见的编码错误，以便读者可以避免这些陷阱。

本书可供具有一定Verilog编程基础的工程技术人员参考阅读，也可作为高等院校电子类、自动化类、计算机类师生的参考用书。