纳米级集成电路系统电源完整性分析
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作者Masanori Hashimoto & Raj Nair
出版社机械工业出版社
ISBN9787111569879
出版时间2016-03
装帧平装
开本其他
定价125元
货号9022871
上书时间2024-09-21
商品详情
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作者简介
Masanori Hashimoto：分别于1997、1999和2001年在日本京都大学获得通信和计算机工程学士、硕士和博士学位。自2004年起，在日本大阪大学的信息系统工程系从事教学和科研工作，目前是副教授。他的主要研究领域为片上电源噪声和信号耦合噪声的建模和测试工作。Hashimoto博士感兴趣的研究包括时序、功耗和信号完整性分析、超低功耗设计、可靠性设计、软错误建模、物理设计的高性能优化和片上高速信号产生。Hashimoto博士已经发表了200多篇期刊和会议论文，获得2004年ASP－DAC佳论文奖和2008年ASP－DAC大规模集成电路设计竞赛特别功能奖。他是IEEE、ACM、IEICE和IPSJ成员，也是数个靠前会议的技术方案委员会成员，包括DAC、ITC、ICCAD、VLSI电路讨论会、ISPD、ASP－DAC、DATE、ICCD和ISQED。
Raj Nari：于1986年获得印度迈索尔大学电子通信工程学士学位，于1994年获得路易斯安那州立大学电气工程硕士学位。具有超过25年的工业和学术领域科研工作经验，在工程期刊和会议上发表大量的受邀论文和简报，得到同行的广泛好评。职业生涯一直从事电子和半导体相关工作，主要关注功率和功率传送，信号和电源完整性研究。在近的20年，Raj Nari创办了两个创业公司，主要从事显影硅、封装方面的知识产权和电源完整性相关的电子设计自动化软件。是之前一本关于集成电路电源完整性分析和管理方面著作的合著者，拥有超过40个授权专利，是半导体业、电源完整性和超大规模、3D集成方面的专家顾问。
目录
译者序
原书前言
致谢
作者简介
本书作者及分工
第１章 集成电路电源完整性的重要性１
１１ 晶体管缩放和电源完整性退化过程１
１１１ 恒定功率（ＣＰ）和恒定功率密度（ＣＰＤ）缩放下电源完整性３
１１２ 低功耗设计及电源完整性退化４
１１３ 集成电路中的电源网格噪声５
１１４ 电源完整性退化对Ｉ／Ｏ电路及信号完整性的影响８
１２ 电源完整性恶化的因素９
１２１ 电源完整性退化对良率的影响９
１２２ 减少电压扩展和增加功率１１
１２３ 制造及封装技术的增强和成本１２
１２４ 设计和验证成本１３
１２５ 不可持续的能源浪费１３
１３ 参考文献１４
第２章 电源和衬底噪声对电路的影响１５
２１ 电源噪声和衬底噪声１５
２２ 路径以及延迟单元和电源噪声１７
２２１ 路径延迟和电源噪声之间的关系１８
２２２ 组合单元延迟２２
２２３ 触发器时间特性２５
２３ 耦合效应电路级时序分析２８
２３１ 难点２８
２３２ 电源噪声的时间和空间的相关性３０
２３３ 统计噪声模型３２
２３４ 个案分析３４
２４ 模拟／射频（ＲＦ）电路的噪声影响３７
２４１ 电源噪声３７
２４２ 衬底噪声３９
２５ 习题４０
２６ 参考文献４０
第３章 电源完整性中的时钟产生和分布４２
３１ 时钟延时、偏移以及抖动４２
３２ 用于时钟树的互连元件４６
３２１ 互连元件的寄生器件４６
３２２ 电感的定义４６
３２３ 电感提取４７
３２４ 互连元件仿真５３
３２５ 专用的感性互连元件５５
３２６ 信号传输时间和电感５８
３３ 时钟树结构及其仿真６０
３３１ 时钟树结构６０
３３２ 工业级时钟分布网络应用６３
３４ 电源噪声引起的时钟偏移６４
３４１ 串行电路中的电源噪声６４
３４２ 噪声敏感的时钟分布网络仿真６５
３４３ 在电压Ｖ和温度Ｔ变化的情况下，时钟偏移分析的实例６６
３４４ 与时钟偏移和电源噪声有关的其他工作７１
３５ 时钟产生７１
３５１ 对与电源完整性有关的锁相环和延迟锁相环的讨论７２
３５２ 锁相环结构７３
３５３ 准则１：将锁相环与噪声进行隔离７４
３５４ 准则２：将单端电路以及物理版图设计为差分形式７６
３５５ 准则３：环路滤波器、偏置产生电路和压控振荡器的电源抑制比、
噪声设计７８
３６ 数据通信的时钟提取８０
３６１ 开关式鉴相器８０
３６２ 数据恢复延迟锁相环和相位插值器８１
３７ 总结８１
３８ 参考文献８１
第４章 Ｉ／Ｏ电路中的信号及电源完整性设计８３
４１ 引言８３
４２ 单端Ｉ／Ｏ电路设计８４
目 录Ⅺ
４２１ 同步开关输出噪声８４
４２２ 测量的同步开关输出噪声与仿真值的相关性８７
４２３ 片上电源分布网络的测量以及全局电源分布网络中的反谐振峰值８９
４２４ 信号完整性和电源完整性的联合仿真８９
４２５ 从专用集成电路芯片中所见的整体电源分布网络阻抗９３
４２６ 频域内的目标阻抗９５
４２７ 采用依赖于频率目标阻抗的信号衰减估计９８
４３ 差分Ｉ／Ｏ设计９９
４３１ 差分Ｉ／Ｏ电路的信号完整性建模９９
４３２ 差分传输线、串扰噪声和通孔的影响１００
４３３ 机织玻璃纤维的共模转换１０１
４４ 三维系统级封装中的电源完整性设计和评估１０５
４４１ 宽总线结构的优势１０６
４４２ 三种层叠芯片和三维系统级封装配置１０７
４４３ 完整的电源分布网络阻抗及其对同步开关输出噪声的影响１１３
４５ 总结１１８
４６ 参考文献１１９
第５章 电源完整性退化及建模１２１
５１ 背景１２１
５２ 电源完整性建模１２３
５２１ 板级电源完整性１２３
５２２ 封装管壳的电源完整性１２４
５２３ 片上电源网格完整性１２４
５３ 电源完整性分析１２５
５４ 频域分析１２５
５５ 时域分析１２８
５６ 目标阻抗背景１２９
５７ 问题公式化１３０
５８ 情况电源分布网络输出电压噪声１３０
５９ 无可实现性限制的阻抗１３１
５１０ 具有可实现性限制的阻抗１３３
５１０１ 一阶阻抗１３３
５１０２ 二阶阻抗１３４
５１１ 实际电源分布网络１３９
５１１１ 无等效串联电阻的理想ＬＣ结构１４０
内容摘要
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