verilog hdl数字系统设计入门与应用实例 大中专理科计算机 王忠礼主编 新华正版
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作者王忠礼主编
出版社清华大学出版社
ISBN9787302511304
出版时间2019-04
版次1
装帧其他
开本16
页数381页
字数601千字
定价59.5元
货号304_9787302511304
上书时间2024-06-30
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商品详情
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主编：
本书从实用角度出发，紧密联系实际。
语法介绍简明清晰，实例内容丰富，重点突出。
配套资源丰富，提供课件、大纲、综合实例、思题与练题。
提供经典fpga数字系统设计实例。
目录：
章绪论
1.1eda技术的发展概况
1.2设计方法和设计流程
1.2.1设计方法
1.2.2设计流程
1.3主要的eda开发软件及厂家
1.3.1主要的eda厂家
1.3.2主要的eda开发软件
思与练
第2章可编程逻辑器件
2.1可编程器件概述
2.1.1asic及其分类
2.1.2pld器件的分类
2.2简单pld的基本结构
2.3cpld的基本结构及典型器件简介
2.3.1cpld的基本结构
2.3.2典型cpld器件——max7000系列
2.3.3典型cpld器件——max ⅱ系列
2.3.4典型cpld器件——xc9500系列
2.4fpga的基本结构及典型器件简介
2.4.1fpga的基本结构
2.4.2典型fpga器件——cyclone ⅱ系列
2.4.3altera公司fpga简介
2.4.4典型fpga器件——spartan3系列
2.4.5linx公司fpga简介
2.5器件配置与编程
2.5.1jtag边界扫描测试
2.5.2fpga的编程与配置
2.6pld发展趋势
思与练
第3章quartus ⅱ开发软件
3.1概述
3.1.1quartus ⅱ 9.1的安装
3.1.2quartus ⅱ 9.1的授权许可设置
3.2quartus ⅱ 9.1管理器
3.2.1工作界面
3.2.2菜单栏
3.3设计输入
3.3.1quartus ⅱ软件设计流程
3.3.2创建工程
3.3.3图形编辑输入
3.3.4文本编辑输入
3.4设计处理
3.4.1编译设置
3.4.2编译
3.4.3分析
3.4.4引脚锁定、设计下载和硬件测试
3.5时序分析
3.5.1classic timing analyzer时序约束
3.5.2timequest timing analyzer时序分析
3.6层次设计
3.6.1创建底层设计文件
3.6.2创建图元
3.6.3创建顶层设计文件
3.7基于宏功能模块的设计
思与练
第4章modelsim软件
4.1概述
4.2modelsim 6.5使用举例
4.2.1modelsim基本步骤
4.2.2modelsim与quartus ⅱ联合进行功能的基本步骤
4.2.3modelsim对altera器件进行后的基本步骤
思与练
第5章verilog hdl基本语法
5.1verilog hdl概述
5.1.1verilog hdl的产生和发展
5.1.2verilog hdl的设计流程
5.1.3verilog hdl与vhdl的比较
5.2verilog hdl模块结构
5.3verilog hdl语言要素及数据类型
5.3.1verilog hdl语言要素
5.3.2常量
5.3.3变量和数据类型
5.3.4参数
5.3.5向量
5.3.6存储器
5.3.7运算符
5.4verilog hdl基本语句
5.4.1综合设计语句
5.4.2时间控制语句
5.4.3过程语句
5.4.4块语句
5.4.5赋值语句
5.4.6条件语句
5.4.7循环语句
5.4.8任务与函数
5.4.9编译预处理语句
思与练
第6章与测试
6.1系统任务与系统函数
6.2用户自定义原语
6.3测试台的建立
6.4设计实例
思与练
第7章描述方式与层次设计
7.1verilog hdl的描述方式
7.1.1结构描述方式
7.1.2行为描述方式
7.1.3数据流描述方式
7.1.4混合描述方式
7.2进程
7.3verilog hdl层次设计
思与练
第8章组合逻辑电路设计
8.1和译码器
8.1.1
8.1.2译码器
8.2数据选择器
8.3加法器
8.3.1半加器
8.3.2全加器
8.3.3级联加法器
8.3.4超前进位加法器
8.4乘法器
8.4.1移位相加乘法器
8.4.2并行乘法器
8.5其他组合逻辑电路
8.5.1基本门电路
8.5.2三态门电路
思与练
第9章时序逻辑电路设计
9.1触发器
9.1.1rs触发器
9.1.2jk触发器
9.1.3d触发器
9.1.4t触发器
9.2锁存器和寄存器
9.2.1锁存器
9.2.2寄存器
9.3移位寄存器
9.3.1左移移位寄存器
9.3.2右移移位寄存器
9.4分频器
9.4.1偶数分频器
9.4.2奇数分频器
9.5器
9.5.1同步器
9.5.2异步器
9.5.3加减器
9.6其他时序逻辑电路
9.6.1同步器
9.6.2边沿检测电路
思与练
0章有限机的设计
10.1有限机概述
10.1.1机的分类
10.1.2有限机的转换图
10.1.3有限机的设计流程
10.2有限机的设计要点
10.3有限机设计实例
10.3.1摩尔型机
10.3.2米里型机
10.3.3有限机的描述方式
思与练
1章数字系统设计实例
11.1数字跑表的设计
11.2交通灯控制器的设计
11.3自动售货机的设计
11.4adc0809采样控制模块的设计
11.5可控脉冲发生器的设计
11.5.1顺序脉冲发生器
11.5.2并行脉冲控制模块
思与练
2章基于fpga数字系统设计实例
12.1基于fpga的多功能数字钟的设计
12.1.1系统设计要求
12.1.2系统设计方案
12.1.3各部分功能模块的设计
12.2基于fpga的信号发生器的设计
12.2.1系统设计要求
12.2.2系统设计方案
12.2.3各部分功能模块的设计
12.3基于fpga的密码锁的设计
12.3.1系统设计要求
12.3.2系统设计方案
12.3.3各部分功能模块的设计
12.4数字滤波器的fpga设计
12.4.1fir滤波器的结构
12.4.2抽头系数的编码
12.4.3fir滤波器的设计
12.5直扩通信系统的fpga设计
12.5.1二进制相位键控调制
12.5.2ck信号的产生
12.5.3dk信号的产生
12.5.4ck调制器的设计
12.5.5dk调制器的设计
12.5.6ck解调器的设计
12.5.7dk解调器的设计
思与练
附录averilog hdl(ieee 1364—1995)关键字
附录bverilog hdl(ieee 1364—2001)关键字
附录cverilog2001语法结构
附录dverilog2002语法结构
参文献
内容简介：
本书系统地介绍了硬件描述语言verilog hdl以及数字系统设计的相关知识，主要内容包括eda技术、fpga/cpld器件、verilog hdl基础知识以及设计实例、基于fpga/cpld数字系统设计实例。书中各章都配备了思与练题。
本书以应用为主，突出实践，结构严谨，书中的实例新颖、典型。本书适合作为电子信息工程、通信工程、电子信息科学与技术、自动化、电气工程等电子与电气类相关专业本科教材和参书，同时也可供电路设计和系统开发工程技术人员学参。
作者简介：
王忠礼，北华大学副教授，从事嵌入式系统与模式识别，在清华大学出版社出版的教材matlab应用技术发行近3万册，出版其他教材3部，发表科研10余篇。主持或参加省级以上科研项目5项，申请5项。
精彩内容：
第5章
chapter 5
verilog hdl基本语法
verilog hdl的出现有效改变了数字电路的设计方法，使得设计者可以像写c程序那样设计电路，从而把更多的精力集中到系统结构和算法实现上。verilog hdl是一门很好的硬件描述语言，直观易学，在界获得广泛应用。
同其他不错语言一样，verilog hdl具有自身固有的语法说明与定义格式。本章首先简单介绍verilog hdl的发展概况、设计流程以及与vhdl的不同之处，然后重点介绍verilog hdl的语言要素、结构、常用的语句以及运用verilog hdl进行的方法。本章力图使读者能迅速从体上把握verilog hdl程序的基本结构和特点，达到快速入门的目。
5.1verilog hdl概述
verilog hdl是一种硬件描述语言，可以在多种抽象层次上对数字系统建模，可以描述设计的行为特、数据流特、结构组成以及包含响应监控和设计验证方面的延时和波形产生机制。此外，verilog hdl提供了编程语言接（programming language interface，pli），通过该接用户可以在模拟、验证期间从外部访问设计，包括模拟的具体控制和运行。verilog hdl不仅定义了语法，而且对每个语法结构都定义了清楚的模拟、语义。因此，用这种语言编程的模型能够使用verilog hdl器进行验证。verilog hdl从c语言中继承了多种作符和结构，所以从形式上看verilog hdl和c语言有很多相似之处。
5.1.1verilog hdl的产生和发展
很久以来，人们使用诸如fortran、pacal、c等语言进行计算机程序设计，这些程序本质上是顺序执行的。同样，在硬件设计领域，设计人员也希望使用一种标准的语言进行硬件设计。在这种情况下，许多硬件描述语言应运而生。设计人员可以使用它们对硬件中的并发执行过程建模。在出现的各种硬件描述语言中，verilog hdl和vhdl使用得广泛。
verilog hdl是gda(gareway deign automation)公司的phil moorby于1983年的，只是为其公司的模拟器产品开发的硬件描述语言，之后moorby又设计了verilogxl器。由于verilogxl器得到广泛使用及verilog hdl具有简洁、高效、易用和功能强大等优点，因此verilog hdl逐渐为众多设计者所接受和喜爱。1989年，cadence公司收购了gda公司，1990年，cadence公开发表了verilog hdl，并成立ovi(open verilog international)组织专门负责verilog hdl的发展。verilog hdl于1995年成为ieee标准，称为ieee tandard 1364—1995(verilog1995)。2001年3月，ieee正是批准了verilo01标准(ieee 1364—2001)。
verilog hdl是在c语言的基础上发展而来的。从语法结构上看，verilog hdl继承和借鉴了c语言的很多语法结构，两者有许多相似之处。表51中列举了两种语言中一些相同或相近的语句。
表51verilog hdl与c语言的比较
c语言
verilog hdl
function
module，function，tak
ifthenele
ifele
cae
cae，caez，caex
{，}
beginend
for
for
while
while
define
define
int
int
printf
monitor，diy，trobe
当然，verilog hdl作为一种硬件描述语言，要受到具体硬件电路的诸多，它与c语言的区别如下：
(1) 在verilog hdl中不能使用c语言中比较抽象的表示语法，如迭代表示法、指针(c语言很具特点的语法)、次数不确定的循环及动态声明等。
(2) c语言的理念是一行一行执行下去，是顺序的语法； 而verilog hdl描述的是硬件，可以在同一时间内有很多硬件电路一起并行动作。这两者之间有，糟糕的是verilog器也是顺序执行的软件，在处理时序关系时会有思上的死角。
(3) c语言的输入输出函数丰富，而verilog hdl能用的输入输出函数很少，在程序修改过程中会遇到输入输出的困难。
(4) c语言无时间延时语句。
(5) c语言中函数的调用是专享的，每一次调用都是相同的，可以无调用。而verilog hdl对模块的每一次调用都必须赋予一个不同的别名，虽然调用的是同一模块，但不同的别名代表不同的模块，即生成了新的硬件电路模块。因此verilog hdl中模块的调用次数受硬件电路资源的，不能无调用。这一点与c语言有较大区别。
(6) 与c语言相比，verilog hdl描述语法缺乏灵活，很多，能用的判断语句有限。
(7) 与c语言相比，verilog hdl速度慢，查错工具功能差，错误信息不完整。
(8) verilog hdl提供程序界面的工具软件，通常都价格昂贵，而且可靠不明确。
(9) verilog hdl中的延时语句只能用于，不能被综合工具所综合。
verilog hdl是一种硬件描述语言，可以用它来建立电路模型，这种模型可以是实际电路的不同级别的抽象描述，这些抽象的级别和它们对应的模型共有以下5种：
(1) 系统级(ytem level)： 用不错语言结构设计模块的外部能的模型。
(2) 算法级(algorithm level)： 用不错语言结构设计算法的模型。
(3) 寄存器传输级(regiter tranfer level，rtl)： 大多数硬件设计人员工作在rtl级，rtl模型是描述数据在寄存器之间如何流动和如何处理这些数据的模型。
以上3种都属于行为描述，只有rtl级才与逻辑电路有明确的对应关系。
(4) 门级(gate level)： 描述逻辑门以及逻辑门之间连接的模型。
门级与逻辑电路有明确的连接关系。以上4种描述是设计人员必须掌握的。
(5) 开关级(witch level)： 描述器件中晶体管和存储节点以及它们之间连接的模型。
开关级与具体的物理电路有对应关系，开关级描述是工艺库元件和宏部件设计人员必须掌握的。
采用verilog hdl设计具有以下特点：
(1) 作为一种通用的硬件描述语言，verilog hdl易学易用，因为在语法上它与c语言很好类似，有c语言编程经验的人很容易学和掌握。
(2) 对于同一个设计，verilog hdl允许设计者在不同设计层次上进行抽象。verilog hdl中提供开关级、门级、rtl级和行为级的支持，一个设计可以先用行为级语法描述它的算法，通过后，再用rtl描述，得到可综合的代码。
(3) verilog hdl支持广泛，基本上所有流行的综合器、器都支持verilog hdl。
(4) 所有的后端生产厂商都提供verilog hdl的库支持，这样在制造芯片时可以有更多的选择。
(5) 能够描述层次设计，可使用模块实例结构描述任何层次，模块的规模可以是任意的，verilog hdl对此没有任何。
(6) verilog hdl对提供强大的支持，虽然现在出现了专门用于验证的语言，但用verilog hdl直接对设计进行测试仍然是大部分设计人员的优选。
(7) 用户自定义原语(udp)创建的灵活。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。
(8) verilog hdl的描述能力可以通过使用编程语言接机制进一步扩展。编程语言接允许外部函数访问verilog模块信息，允许设计者通过软件程序与器进行交互。
由于verilog hdl的标准化，易于将设计移植到不同厂家的不同芯片中去，信号参数也容易改变，可任意修改。在验证时，测试向量也可用该语言描述。此外，采用verilog hdl进行设计还具有工艺无关，这使得设计人员在功能设计、逻辑验证阶段可以不必过多虑门级及工艺的具体细节，只需根据系统设计的要求，施加不同的约束条件，即可设计出实际电路。
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