数字系统设计与Verilog HDL（第6版）

图书标准信息

• 作者 王金明 著
• 出版社 电子工业出版社
• 出版时间 2016-10
• 版次 01
• ISBN 9787121300974
• 定价 49.90元
• 装帧 平装
• 开本 16开
• 纸张 其他
• 页数 392页
• 字数 99999千字
• 正文语种 简体中文

【内容简介】

本书根据EDA课程教学要求，以提高数字设计能力为目的，系统阐述FPGA数字系统开发的相关知识，主要内容包括EDA技术概述、FPGA/CPLD器件、Verilog硬件描述语言等。全书以Quartus Prime、Synplify Pro软件为平台，以Verilog―1995和Verilog―2001语言标准为依据，以可综合的设计为重点，通过大量经过验证的数字设计实例，阐述数字系统设计的方法与技术，由浅入深地介绍Verilog工程开发的知识与技能。本书的特点是：着眼于实用，紧密联系教学实际，实例丰富。全书深入浅出，概念清晰，语言流畅。

【作者简介】

王金明，南京解放军理工大学通信学院教授，长期从事数字系数设计、电子电路设计方面课程的教学与科研工作。

【目录】

第1章  EDA技术概述1
1．1  EDA技术及其发展1
1．2  Top-down设计与IP核复用4
1．2．1  Top-down设计4
1．2．2  Bottom-up设计5
1．2．3  IP复用技术与SoC5
1．3  数字设计的流程7
1．3．1  设计输入7
1．3．2  综合9
1．3．3  布局布线9
1．3．4  仿真10
1．3．5  编程配置10
1．4  常用的EDA软件工具10
1．5  EDA技术的发展趋势14
习题115
第2章  FPGA/CPLD器件16
2．1  PLD器件概述16
2．1．1  PLD器件的发展历程16
2．1．2  PLD器件的分类17
2．2  PLD的基本原理与结构19
2．2．1  PLD器件的基本结构19
2．2．2  PLD电路的表示方法20
2．3  低密度PLD的原理与结构21
2．4  CPLD的原理与结构26
2．4．1  宏单元结构26
2．4．2  典型CPLD的结构27
2．5  FPGA的原理与结构30
2．5．1  查找表结构30
2．5．2  典型FPGA的结构32
2．5．3  Cyclone IV器件结构35
2．6  FPGA/CPLD的编程元件38
2．7  边界扫描测试技术42
2．8  FPGA/CPLD的编程与配置44
2．8．1  在系统可编程44
2．8．2  FPGA器件的配置45
2．8．3  Cyclone IV器件的编程46
2．9  FPGA/CPLD器件概述49
2．10  FPGA/CPLD的发展趋势52
习题253
第3章  Quartus Prime使用指南54
3．1  Quartus Prime原理图设计55
3．1．1  半加器原理图设计输入55
3．1．2  1位全加器设计输入60
3．1．3  1位全加器的编译61
3．1．4  1位全加器的仿真63
3．1．5  1位全加器的下载67
3．2  基于IP核的设计71
3．2．1  模24方向可控计数器71
3．2．2  4×4无符号数乘法器78
3．3  SignalTap II的使用方法84
3．4  Quartus Prime的优化设置与时序分析88
习题393
实验与设计95
3-1  简易数字钟95
3-2  m序列发生器97
3-3  8位带符号乘法器97
3-4  用常量模块实现补码转换幅度码电路101
第4章  Verilog设计初步102
4．1  Verilog简介102
4．2  Verilog模块的结构103
4．3  Verilog基本组合电路设计107
4．3．1  用Verilog设计基本组合电路107
4．3．2  用Verilog设计加法器107
4．4  Verilog基本时序电路设计110
4．4．1  用Verilog设计触发器110
4．4．2  用Verilog设计计数器111
习题4113
实验与设计113
4-1  Synplify Pro综合器的使用方法113
4-2  Synplify综合器的使用方法117

第5章  Verilog语法与要素119
5．1  Verilog语言要素119
5．2  常量120
5．2．1  整数（Integer）120
5．2．2  实数（Real）122
5．2．3  字符串（Strings）122
5．3  数据类型123
5．3．1  net型123
5．3．2  variable型124
5．4  参数126
5．5  向量128
5．6  运算符130
习题5134
实验与设计135
5-1  用altpll锁相环宏模块实现倍频和分频135
第6章  Verilog行为语句140
6．1  过程语句140
6．1．1  always过程语句141
6．1．2  initial过程语句144
6．2  块语句145
6．2．1  串行块begin-end145
6．2．2  并行块fork-join146
6．3  赋值语句147
6．3．1  持续赋值与过程赋值147
6．3．2  阻塞赋值与非阻塞赋值148
6．4  条件语句149
6．4．1  if-else语句150
6．4．2  case语句151
6．5  循环语句155
6．5．1  for语句156
6．5．2  repeat、while、forever语句157
6．6  编译指示语句159
6．7  任务与函数160
6．7．1  任务（task）160
6．7．2  函数（function）162
6．8  顺序执行与并发执行166
习题6167
实验与设计167
6-1  4×4矩阵键盘检测电路167
第7章  Verilog设计的层次与风格170
7．1  Verilog设计的层次170
7．2  门级结构描述170
7．2．1  Verilog HDL内置门元件171
7．2．2  门级结构描述173
7．3  行为描述174
7．4  数据流描述175
7．5  不同描述风格的设计176
7．5．1  半加器设计176
7．5．2  1位全加器设计177
7．5．3  4位加法器设计179
7．6  多层次结构电路的设计179
7．7  基本组合电路设计182
7．7．1  门电路182
7．7．2  编译码器182
7．7．3  其他组合电路184
7．8  基本时序电路设计185
7．8．1  触发器185
7．8．2  锁存器与寄存器185
7．8．3  计数器与串并转换器187
7．8．4  简易微处理器188
7．9  三态逻辑设计190
习题7192
实验与设计192
7-1  数字表决器192
7-2  FIFO缓存器设计195
第8章  Verilog有限状态机设计199
8．1  有限状态机199
8．2  有限状态机的Verilog描述201
8．2．1  用三个过程描述202
8．2．2  用两个过程描述203
8．2．3  单过程描述方式205
8．3  状 态 编 码207
8．3．1  常用的编码方式207
8．3．2  状态编码的定义211
8．4  有限状态机设计要点213
8．4．1  复位和起始状态的选择213
8．4．2  多余状态的处理213
习题8215
实验与设计215
8-1  流水灯控制器215
8-2  汽车尾灯控制器217
8-3  状态机A/D采样控制电路218
8-4  用状态机实现字符液晶显示控制219
第9章  Verilog设计进阶226
9．1  加法器设计226
9．1．1  级连加法器226
9．1．2  数据流描述的加法器227
9．1．3  超前进位加法器228
9．1．4  流水线加法器229
9．2  乘法器设计230
9．2．1  并行乘法器230
9．2．2  移位相加乘法器232
9．2．3  布斯乘法器234
9．2．4  查找表乘法器237
9．3  奇数分频与小数分频237
9．3．1  奇数分频237
9．3．2  半整数分频与小数分频239
9．4  VGA图像的显示与控制241
9．4．1  VGA图像显示原理与时序241
9．4．2  VGA图像显示与控制的实现244
9．5  点阵式液晶显示控制250
9．6  乐曲演奏电路255
习题9260
实验与设计262
9-1  数字跑表262
9-2  实用多功能数字钟269
第10章  Verilog设计的优化278
10．1  设计的可综合性278
10．2  流水线设计技术280
10．3  资源共享284
10．4  过程286
10．5  阻塞赋值与非阻塞赋值288
习题10292
实验与设计292
10-1  小数分频292
10-2  如何在FPGA设计中消除毛刺294
10-3  消抖动电路297
第11章  Verilog Test Bench与仿真298
11．1  系统任务与系统函数298
11．2  用户自定义元件302
11．2．1  组合电路UDP元件303
11．2．2  时序逻辑UDP元件304
11．3  延时模型的表示306
11．3．1  时间标尺定义`timescale306
11．3．2  延时的表示与延时说明块307
11．4  Test Bench测试平台308
11．5  组合和时序电路的仿真310
11．5．1  组合电路的仿真310
11．5．2  时序电路的仿真312
习题11313
实验与设计314
11-1  用ModelSim SE仿真8位二进制加法器314
11-2  用ModelSim SE仿真乘累加器322
第12章  Verilog语言的发展324
12．1  Verilog―2001语法结构324
12．1．1  语法结构的扩展与增强324
12．1．2  设计管理330
12．1．3  系统任务和系统函数的扩展332
12．1．4  VCD文件的扩展335
12．2  Verilog―2002语法结构336
12．2．1  硬件单元建模337
12．2．2  属性340
12．2．3  编程语言接口344
习题12345
第13章  通信与信号处理设计实例346
13．1  m序列发生器346
13．1．1  m序列的原理与性质346
13．1．2  m序列产生器设计348
13．2  Gold码350
13．2．1  Gold码的原理与性质350
13．2．2  Gold码产生器设计351
13．3  CRC校验码353
13．4  FSK解调355
13．5  数字过零检测与等精度频率测量358
13．5．1  数字过零检测法358
13．5．2  等精度频率测量359
13．6  QPSK调制器的FPGA实现362
13．7  FIR数字滤波器365
习题13369
实验与设计369
13-1  信号音产生器369
13-2  异步串行接口（UART）376
附录A  Verilog HDL（IEEE Std 1364―1995）关键字382
附录B  Verilog HDL（IEEE Std 1364―2001）关键字383
附录C  DE2―115介绍384
附录D  有关术语与缩略语386
参考文献391