芯片设计——CMOS模拟集成电路版图设计与验证:基于Cadence
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作者陈铖颖，范军，尹飞飞编著
出版社机械工业出版社
ISBN9787111680222
出版时间2021-07
版次1
装帧平装
开本32开
纸张胶版纸
页数712页
字数429千字
定价99元
货号SC:9787111680222
上书时间2024-11-08
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主编推荐:
本书主要依托Cadence IC 617版图设计工具与Mentor Calibre版图验证工具，在介绍新型CMOS器件和版图基本原理的基础上，结合版图设计实践，采取循序渐进的方式，讨论使用Cadence IC 617与Mentor Calibre进行CMOS模拟集成电路版图设计、验证的基础知识和方法，本书通过结合器件知识、电路理论和版图设计实践，使读者深刻了解CMOS电路版图设计和验证的规则、流程和基本方法，对于进行CMOS模拟集成电路学习的在校高年级本科生、硕士生和博士生，以及从事集成电路版图设计与验证的工程师，都会起到有益的帮助。
内容简介:
本书主要依托Cadence IC 617版图设计工具与Mentor Calibre版图验证工具，在介绍新型CMOS器件和版图基本原理的基础上，结合版图设计实践，采取循序渐进的方式，讨论使用Cadence IC 617与Mentor Calibre进行CMOS模拟集成电路版图设计、验证的基础知识和方法，内容涵盖了纳米级CMOS器件，CMOS模拟集成电路版图基础，Cadence IC 617与Mentor Calibre的基本概况、操作界面和使用方法，CMOS模拟集成电路从设计到导出数据进行流片的完整流程。同时分章节介绍了利用Cadence IC 617版图设计工具进行运算放大器、带隙基准源、低压差线性稳压器等基本模拟电路版图设计的基本方法。最后对Mentor Calibre在LVS验证中典型的错误案例进行了解析。本书通过结合器件知识、电路理论和版图设计实践，使读者深刻了解CMOS电路版图设计和验证的规则、流程和基本方法，对于进行CMOS模拟集成电路学习的在校高年级本科生、硕士生和博士生，以及从事集成电路版图设计与验证的工程师，都会起到有益的帮助。
目录:
前言
第1章 纳米级CMOS器件
1.1 概述
1.2 平面全耗尽绝缘衬底上硅（FD-SOI）MOSFET
1.2.1 采用薄氧化埋层的原因
1.2.2 超薄体中的二维效应
1.3 FinFET
1.3.1 三栅以及双栅FinFET
1.3.2 实际中的结构选择
1.4 基于gm/ID的设计方法
1.4.1 模拟集成电路的层次化设计
1.4.2 gm/ID设计方法所处的地位
1.4.3 gm/ID设计方法的优势
1.4.4 基于Vov的设计方法
1.4.5 gm/ID设计方法详述
1.4.6 基于gm/ID的设计实例
第2章 CMOS模拟集成电路版图基础
2.1 CMOS模拟集成电路设计流程
2.2 CMOS模拟集成电路版图定义
2.3 CMOS模拟集成电路版图设计流程
2.3.1 版图规划
2.3.2 版图设计实现
2.3.3 版图验证
2.3.4 版图完成
2.4 版图设计通用规则
2.5 版图布局
2.5.1 对称约束下的晶体管级布局
2.5.2 版图约束下的层次化布局
2.6 版图布线
2.7 CMOS模拟集成电路版图匹配设计
2.7.1 CMOS工艺失配机理
2.7.2 元器件版图匹配设计规则
第3章 Cadence Virtuoso 617版图设计工具
3.1 Cadence Virtuoso 617界面介绍
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