SystemVerilog硬件设计及建模

图书标准信息

• 作者 [英]Stuart、Simon、Peter Flake 著
• 出版社 科学出版社
• 出版时间 2007-10
• 版次 1
• ISBN 9787030198778
• 定价 45.00元
• 装帧 平装
• 开本 其他
• 纸张 胶版纸
• 页数 352页
• 字数 355千字
• 丛书 工程技术丛书

【内容简介】

　　本书是介绍SystemVetilog（Verilog-2005）的实用图书。书中深入浅出地介绍SystemVerilog相比于Verilog新增加的特性，包括新的数据类型、操作符、过程块语句以及适于SoC设计的接口结构，这些新增加的特性大大提高Verilog的高层抽象能力，弥补’Verilog底层描述能力强但系统级描述能力弱的缺点。为了进一步说明这些新的数据类型、操作符和过程语
　　句，本书对Verilog语句中的数据类型、操作符以及过程语句的仿真行为进行深入的分析，以便于读者加深对Verilog的理解。此外，本书还介绍Sys—temVerilog增加的一些系统连接描述方法，相对于Verilog-2001，这些方法可以进一步简化系统连接，提高设计效率。本书提供许多代码例子，这些例子可以从网上下载，有助于读者对SystemVerilog的学习。
　　本书可供具有一定Verilog基础的电路设计工程技术人员使用，同时可作为高等院校相关专业学生参考书。

【作者简介】

　　StuartSutherland：SystemVerilog和Verilog应用方面的资深专家。早在1993年电气和电子工程师学会（IEEE）标准化工作刚开始时，就致力于Verilog语言的研究工作，并同时担任IEEEVerilog标准委员会成员（任VerilogPLI任务组主席和联合主席）和IEEESystemVerilog标准委员会成员（任SystemVerilogLanguageRefe—fenceManual一书的编辑）。他拥有20多年的硬件设计经验，以及超过17年的Ver

　　ilog设计经验，是SutherlandHDL公司的创始人，在该公司负责提供专业级的HDL培训服务。他拥有计算机科学方向电子工程技术专业学士学位，是TheVerilogPLIHandbook和Verilog一2001：AGuidetotheNewFeaturesoftheVerilogHDL的作

　　者。

　　SimonDavidmann：从1978年开始致力于HDL的研究，是英国布鲁耐尔大学HILO小组的成员之一。他在1984年成为SimmonsPercussion的实时专业音乐设备的ASIC设计师和嵌入式软件开发人员；1988年开始研究Verilog，并成为GDA公司（GatewayDesignAutomation）的第一个欧洲雇员；在欧洲创建了ChronologicSimu—lation公司、VirtualChips公司（InSilicon公司）的欧洲办事处，后来又成为AmbitDe—sign公司的欧洲代理人；1998年参与创建了Co—DesignAutomation公司，并参与开发了SUPERLOG语言。作为Co—Design公司的CEO，他在SUPERLOG语言转换到Accellera标准组织，并成为SystemVeri!og前身的过程中发挥了重要作用。David—mann是AccelleraSystemVerilog和IEEE1364Verilog委员会的成员，是多个技术公司和EDA公司的顾问和主要成员，还是伦敦大学QueenMary学院数字系统系的客座教授。2005年Davidmann创建了Imperas公司，担任总裁兼CEO。

　　PeterFlake：co—DesignAutomation公司的创始人之一，是该公司的主要技术人员，SUPERLOG语言的主要缔造者。2002年Synopsys公司收购Co—Design公司后，他成为Synopsys公司的科研人员。Flake在EDA领域的工作生涯超过30年：当他在英国布鲁耐尔大学和GenRad公司时，就是HILO开发项目的语言架构师和项目领导者，HILO是20世纪80年代早期和中期第一个商用的基于HDL的仿真、故障仿真和时序分析系统。2005年他成为Imperas公司的首席科学家。他拥有英国剑桥大学的艺术硕士学位，并在多个学术会议上作过有关HDL的报告。

【目录】

第1章SystemVerilog介绍
1.1SystemVeriIog起源
1.1.1SystemVerilog标准的发展历程
1.1.2SystemVerilog获得的捐赠
1.2SystemVerilog针对硬件设计的关键增强
1.3小结
第2章SystemVerilog声明的位置
2.1包(package)
2.1.1包的定义
2.1.2引用包的内容
2.1.3综合指导
2.2Sunit编译单元声明
2.2.1编码指导
2.2.2SystemVerilog标识符搜索规则
2.2.3源代码顺序
2.2.4将包导入Sunit的编码原则
2.2.5综合指导
2.3未命名语句块中的声明
2.3.1未命名块中的局部变量
2.4仿真时间单位和精度
2.4.1Verilog编译指令timescale
2.4.2包含时间单位的时间值
2.4.3范围级（scope—level）时间单位和精度
2.4.4编译单元的时间单位和精度
2.5小结
第3章SystemVerilog文本值和数据类型
3.1加强的文本值赋值
3.2define增强
3.2.1字符串内的宏变量替换
3.2.2通过宏建立标识符名
3.3SystemVerilog变量
3.3.1对象类型和数据类型
3.3.2SystemVerilog四态变量
3.3.3SystemVerilog两态变量
3.3.4显式及隐式变量和线网类型
3.3.5综合指导
3.4在RTL模型中使用两态类型
3.4.1两态类型的特点
3.4.2两态类型和四态类型仿真
3.4.3在case语句中使用两态类型
3.5数据类型规则的放宽
3.6有符号和无符号修饰符
3.7静态和自动变量
3.7.1静态变量和自动变量的初始化
3.7.2自动变量的综合指导
3.7.3静态和自动变量的使用原则
3.8变量初始化的确定性
3.8.1初始化确定机制
3.8.2时序逻辑的异步输入初始化
3.9强制类型转换
3.9.1静态转换（编译时转换）
3.9.2动态强制类型转换
3.9.3综合指导
3.10常数
3.11小结
第4章用户自定义和枚举数据类型
4.1用户自定义类型
4.1.1局部typedef声明
4.1.2共享typedef定义
4.1.3用户自定义类型的命名习惯
4.2枚举数据类型
4.2.1枚举类型标签序列
4.2.2枚举类型标签作用域
4.2.3枚举类型值
4.2.4枚举类型的基类
……
第5章数组、结构体和联合体
第6章SystemVerilog过程块、任务和函数
第7章过程语句
第8章有限状态机建模
第9章层次化设计
第10章接口
第11章一个完整设计的建模
第12章行为级和交易级建模
附录ASystemVerilog形式定义（BNF）
附录BVerilog和SystemVerilog保留关键字
附录CSUPERLOG的历史，即SystemVerilog的开端