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作者蔡觉平 著
出版社西安电子科技大学出版社
出版时间2015-11
版次1
装帧平装
上书时间2024-09-30
评价370好评率 100%
本书系统地对Verilog HDL程序设计方法进行说明,明确了数字可综合逻辑设计和测试仿真程序设计在Verilog HDL语言中的不同,通过对典型的组合逻辑电路、时序逻辑电路、混合电路和测试程序的设计举例,较为完整地说明了Verilog HDL语言在数字集成电路中的设计方法。
全书共分10章。第1章是Verilog HDL数字集成电路设计方法概述;第2章是Verilog HDL模块和结构化建模;第3章是Verilog HDL数据流描述和运算符;第4章是Verilog HDL行为级描述;第5章是Verilog HDL测试和仿真;第6章是Verilog HDL组合电路设计;第7章是Verilog HDL时序电路设计;第8章是Verilog HDL存储器设计;第9章是Verilog HDL设计风格;第10章是Verilog HDL高级程序设计。
学习本书需要具备数字电路和Verilog HDL基础知识。
本书可作为集成电路设计和HDL课程的研究生教材及本科生的辅导和设计参考教材,也可以作为数字集成电路设计工程师的参考书。
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不错,发的顺丰,正版旧书。