国外电子与通信教材系列·数字VLSI芯片设计：使用Cadence和Synopsys CAD工具

图书标准信息

• 作者 [美]布鲁范德 著；周润德 译
• 出版社 电子工业出版社
• 出版时间 2009-11
• 版次 1
• ISBN 9787121096075
• 定价 59.00元
• 装帧 平装
• 开本 16开
• 纸张 胶版纸
• 页数 367页
• 字数 675千字
• 正文语种 简体中文
• 丛书 国外电子与通信教材系列

【内容简介】

《数字VLSI芯片设计：使用Cadence和SynopsysCAD工具》介绍如何使用Cadence和Synopsys公司的CAD工具来实际设计数字VLSI芯片。读者通过《数字VLSI芯片设计：使用Cadence和SynopsysCAD工具》可以循序渐进地学习这些CAD工具，并使用这些软件设计出可制造的数字集成电路芯片。《数字VLSI芯片设计：使用Cadence和SynopsysCAD工具》内容按集成电路的设计流程编排，包括CAD设计平台、电路图输入、Vefilog仿真、版图编辑、标准单元设计、模拟和数模混合信号仿真、单元表征和建库、Vefilog综合、抽象形式生成、布局布线及芯片组装等工具；每一工具的使用都以实例说明，最后给出了一个设计简化MIPS微处理器的完整例子。《数字VLSI芯片设计：使用Cadence和SynopsysCAD工具》可与有关集成电路设计理论的教科书配套使用，可作为高等院校有关集成电路设计理论类课程的配套教材和集成电路设计实践类课程的教科书，也可作为集成电路设计人员的培训教材和使用手册。

【目录】

第1章引言
1.1CAD工具流程
1.1.1定制VLSI及单元设计流程
1.1.2层次化的单元／模块ASIC流程
1.2本书的内容
1.3关于工具的瑕疵问题
1.4工具设置及执行脚本
1.5字体使用约定

第2章Cadence设计平台DFII及启动命令ICFB
2.1Cadence设计平台
2.2启动Cadence
2.3小结

第3章Composer原理图输入工具
3.1启动Cadence建立一个新的工作库
3.2建立新单元
3.2.1建立全加器原理图视图
3.2.2建立加法器符号图
3.2.3用一位全加器组成两位加法器
3.3晶体管级原理图
3.4打印原理图
3.4.1修改后脚本打印文件
3.5变量、端口和单元的命名规则
3.6小结

第4章Verilog仿真
4.1Composer原理图的Verilog仿真
4.1.1用Verilog-XL仿真原理图
4.1.2用NC_Verilog仿真原理图
4.2Composer工具中的行为级Verilog代码
4.2.1生成行为级视图
4.2.2仿真行为级视图
4.3独立的Verilog仿真
4.3.1Verilog-XL
4.3.2NC_Verilog
4.3.3VCS
4.4Verilog仿真中的时序
4.4.1行为级与晶体管开关级仿真的比较
4.4.2行为级逻辑门时序
4.4.3标准延时格式时序
4.4.4晶体管时序
4.5小结

第5章Virtuoso版图编辑器
5.1反相器原理图
5.1.1启动Cadence的icfb
5.1.2建立反相器原理图
5.1.3建立反相器符号图
5.2反相器版图
5.2.1建立新的版图视图
5.2.2绘制nmos晶体管
5.2.3绘制pmos晶体管
5.2.4用晶体管版图组装反相器
5.2.5用层次化方法建立版图
5.2.6Virtuoso命令概要
5.3打印版图
5.4设计规则检查
5.4.1DIVA设计规则检查
5.5生成提取视图
5.6版图对照原理图检查
5.6.1生成模拟提取视图
5.7单元设计全流程（到目前为止……）
5.8小结

第6章标准单元设计模板
6.1标准单元几何尺寸说明
6.2标准单元I/O端口布置
6.3标准单元晶体管尺寸选择
6.4小结

第7章Spectre模拟仿真器
7.1原理图仿真（瞬态仿真）
7.2Spectre模拟环境下仿真
7.3用配置视图仿真
7.4模拟／数字混合仿真
7.4.1有关混合模式仿真的结束语
7.5静态仿真
7.5.1参数化仿真
7.6功耗测量
7.7小结

第8章单元表征
8.1Liberty文件格式
8.1.1组合单元定义
8.1.2时序单元定义
8.1.3三态单元定义
8.2用ELC表征单元
8.2.1生成ELC网表
8.2.2单元命名及Encounter库表征工具
8.2.3最好、典型、最坏情形表征
8.3用Spectre表征单元
8.4把Liberty转换成Synopsys数据库格式
8.5小结

第9章Verilog综合
9.1用dc_shell进行SynopsysDesignCompiler综合
9.1.1基本综合
9.1.2用脚本综合
9.1.3SynopsysDesignVision用户图形界面
9.1.4DesignWare组件
9.2CadenceRTLCompiler综合
9.2.1用脚本综合
9.2.2CadenceRTLCompiler用户图形界面
9.3把结构描述Verilog输入到CadenceDFII设计平台中
9.4综合后Verilog仿真
9.5小结

第10章抽象生成
10.1将库读入到Abstract中
10.2找出单元中的端口
10.3提取步骤
10.4抽象步骤
10.5生成LEF（库转换格式）文件
10.6修改LEF文件
10.7小结

第11章SOCEncounter布局布线
11.1Encounter用户图形界面
11.1.1读入设计
11.1.2平面规划
11.1.3电源规划
11.1.4布局标准单元
11.1.5初步优化阶段
11.1.6时钟树综合
11.1.7时钟树综合后优化
11.1.8最终布线
11.1.9布线后优化
11.1.10增加填充单元
11.1.11检查结果
11.1.12保存并输出布局布线后的单元
11.1.13把单元读回Virtuoso
11.2用配置文件进行设计输入
11.2.1平面规划
11.3编写SOCEncounter脚本
11.4小结

第12章芯片组装
12.1用ccar进行模块布线
12.1.1用Virtuoso-XL准备布局
12.1.2启动ccar布线器
12.2用ccar完成内核至焊盘框的布线
12.2.1复制焊盘框
12.2.2修改焊盘框的原理图视图
12.2.3修改焊盘框的版图视图
12.2.4用ccar完成内核至焊盘框的布线
12.2.5金属密度问题
12.3生成最终的GDSII
12.4小结

第13章设计举例
13.1微型MIPS处理器
13.2微型MIPS：展平设计工具流程
13.2.1综合
13.2.2布局布线
13.2.3仿真
13.2.4最终组装
13.3微型MIPS：层次化设计工具流程
13.3.1综合
13.3.2宏模块内布局布线
13.3.3准备层次结构中的定制电路
13.3.4生成宏模块的抽象视图
13.3.5含宏模块的布局布线
13.3.6仿真
13.3.7最终组装
13.4小结
附录A工具与设置脚本
附录B驱动工具的脚本
附录C工艺与单元库
参考文献
术语表