Verilog HDL数字系统设计及仿真
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作者于斌,黄海 编著
出版社电子工业出版社
ISBN9787121330100
出版时间2018-01
版次2
装帧平装
开本16开
纸张胶版纸
页数452页
字数740千字
定价69元
货号SC:9787121330100
上书时间2024-08-17
商品详情
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内容简介:
Verilog HDL是一种使用广泛的硬件描述语言，目前在靠前无论是集成电路还是嵌入式设计的相关专业都会使用到这种硬件描述语言。市面上介绍Verilog HDL的教材很好广泛，各有不同的偏重。 在靠前版广泛应用的基础上，吸收了众多读者的宝贵建议，大幅完善了第2版内容。本书着重从设计角度入手，每章都力求让读者掌握一种设计方法，能够利用本章知识进行完整的设计，从模块的角度逐步完成对Verilog HDL语法的学习，从而在整体上掌握Verilog HDL语法。为了达到这个目的，每章中都会给出使用本章知识完成的实例，按照门级、数据流级、行为级、任务和函数、测试模块、可综合设计和完整实例的顺序向读者介绍Verilog HDL的语法和使用方式。书中出现的所有代码均经过仿真，力求准确，另外配套有书中所有实例源文件和实例操作的视频讲解。
目录:
第1章 Verilog HDL入门简介 1
1.1 集成电路设计流程简介 1
1.2 数字电路设计范例 3
1.3 Verilog HDL建模范例 5
1.4 两种硬件描述语言 9
第2章 Verilog HDL门级建模 10
2.1 门级建模范例 10
2.2 门级建模基本语法 12
2.2.1 模块定义 12
2.2.2 端口声明 13
2.2.3 门级调用 14
2.2.4 模块实例化 17
2.2.5 内部连线声明 20
2.3 MOS开关与UDP 21
2.4 层次化设计 22
2.5 应用实例 22
实例2-1—4位全加器的门级建模 22
实例2-2—2-4译码器的门级建模 25
实例2-3—主从D触发器的门级建模 27
实例2-4—1位比较器的门级建模 28
2.6 习题 30
第3章 Verilog HDL数据流级建模 31
3.1 数据流级建模范例 31
3.2 数据流级建模基本语法 32
3.3 操作数 33
3.3.1 数字 33
3.3
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