VERILOG SOPC高级实验教程
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作者夏宇闻，黄然 等编著
出版社北京航空航天大学出版社
ISBN9787811248821
出版时间2009-09
版次1
装帧平装
开本16开
纸张胶版纸
页数258页
字数435千字
定价33元
货号SC:9787811248821
上书时间2024-06-25
商品详情
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内容简介:
Verilog SOPC 高级实验教程是为学习Verilog语言之后，想在FPGA上设计并实现嵌入式数字系统的人们而专门编写的。本实验教程是《Verilog数字系统设计教程》（第2版）的后续课程，是姊妹篇。本书通过由浅入深的10个实验，详细地介绍了ModelSim 6.0和Quartus Ⅱ 8.1的操作步骤，扼要地介绍了Quartus Ⅱ 8.1的主要设计资源和SOPCBuilder等工具的应用方法，并阐述了如何配合自己设计的Verilog模块和FPGA中的内嵌处理器Nios Ⅱ 等现成IP资源，设计并实现高性能嵌入式硬件/软件系统。本实验教程也可以作为集成电路设计专业系统芯片（SoC）前端逻辑设计和验证课程的实验教材。为了使阐述的内容更加具体，本教程中的每个实验均选用Altera FPGA （型号为Cyclone Ⅱ EP2C35F672C8）实现，并在革新科技公司专业级实验平台GXSOC/SOPC运行通过。
本书可作为电子信息、自动控制、计算机工程类大学本科高年级学生和研究生的教学用书，亦可供其他工程技术人员自学与参考。
摘要:
第1讲 ModelSim SE 6.0的操作
1.5 编译前的准备、编译和加载
编译前的准备、编译和加载步骤是：单击Library选择框的右侧，在出现的下拉菜单中选择RTLsim，然后选择mymux.v，muxtop.v，t.v，单击上述窗口中的Compile，即可完成编译。随后在主窗口中的工作空间子窗口中的RTLsim目录中就会出现这三个文件的名字，说明编译顺利通过。在报告子窗口中也有信息表明编译顺利完成。如果编译出现错误，双击报告子窗口中出现的错误信息，便能自动地提示发生错误的程序行，帮助设计者发现错误。双击工作空间子窗口中RTLsim目录下的t，随即就可以将编译后的代码加载到仿真器。必须注意Library的名称是你想要的（本例子中为RTLsim），编译后的信息都记录在这个库中。如果加载成功，就可以准备波形观查器的信号设置。如果加载不成功，报告子窗口中将出现错误信息提示，必须认真分析错误信息，从而找到问题出在哪里。加载成功后，工作空间子窗口将自动从Library子窗口转移到sim子窗口。
1.6 波形观察器的设置
在工作空间（workspace）子窗口sim中，右击想要观察波形的模块t，然后在出现的菜单上单击Add>Add to Wave项，就出现带有可观察信号的波形框图。若还需要观察其他模块的信号波形，可以用类似方法添加。
……
目录:
第1讲 ModelSim SE 6.0的操作
1.1 创建设计文件的目录
1.2 编写RTL代码
1.3 编写测试代码
1.4 开始RTL仿真前的准备工作
1.5 编译前的准备、编译和加载
1.6 波形观察器的设置
1.7 仿真的运行控制
总结
思考题
第2讲 Quartus 8.1入门
2.1 Quartus Ⅱ 的基本操作知识
2.2 Quartus Ⅱ 的在线帮助
2.3 建立新的设计项目
2.4 用线路原理图为输入设计电路
2.5 编译器的使用
2.6 对已设计的电路进行仿真
2.7 对已布局布线的电路进行时序仿真
总结
思考题
第3讲 用Altera器件实现电路
3.1 用Cyclone Ⅱ FPGA实现电路
3.2 芯片的选择
3.3 项目的编译
3.4 在FPGA中实现设计的电路
总结
...
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