Cadence印制电路板设计：Allegro PCB Editor设计指南（第3版）

图书标准信息

• 作者 吴均
• 出版社 电子工业出版社
• 出版时间 2022-08
• 版次 1
• ISBN 9787121441233
• 定价 150.00元
• 装帧 其他
• 开本 16开
• 页数 564页
• 字数 0.86千字

【内容简介】

本书基于 Cadence Allegro PCB 最新的设计平台，通过设计行业相关专家的经验分享、实例剖析，详细介绍了整个印制电路设计的各个环节，以期对提高整个行业的设计水平有所帮助。本书介绍了 Cadence Allegro PCB 平台下对于 PCB 设计的所有工具，既介绍了基本的 PCB 设计工具，也介绍了新工具，如全局布线环境（GRE）等。此外，本书还介绍了 Cadence 新的设计方法，如任意角度布线和对 Intel 的 Romely 平台下 BGA 弧形布线的支持，以及埋阻、埋容技术。

【作者简介】

吴均，深圳市一博科技股份有限公司副总经理兼研发总监，20余年高速PCB设计与仿真经验，IPC中国设计师理事会副主席，擅长IT通信设备的高速PCB设计与SI、PI仿真，曾在北京、上海、深圳、美国等地主讲技术研讨会，收到业内人士的广泛赞誉。王辉，Cadence SPB&MSA平台技术支持总监，负责Cadence公司封装、PCB、及多物理场仿真工具的技术支持，拥有25年的EDA工具使用经验。

【目录】

目录

第1章  PCB设计介绍1

1.1  PCB设计的发展趋势1

1.1.1  PCB的历史1

1.1.2  PCB设计的发展方向1

1.2  PCB设计流程简介4

1.3  高级PCB工程师必备知识5

1.4  基于Cadence平台的PCB设计5

第2章  Allegro SPB平台简介8

2.1  Cadence PCB设计解决方案8

2.1.1  PCB Editor技术9

2.1.2  高速设计12

2.1.3  小型化14

2.1.4  设计规划与布线14

2.1.5  模拟/射频设计16

2.1.6  团队协作设计16

2.1.7  PCB Autorouter技术17

2.2  Allegro SPB 软件安装17

第3章  原理图和PCB交互设计20

3.1  OrCAD Capture平台简介20

3.2  OrCAD Capture平台原理图设计流程23

3.2.1  OrCAD Capture设计环境24

3.2.2  创建新项目27

3.2.3  放置器件并连接27

3.2.4  器件的命名和设计规则检查28

3.2.5  跨页连接33

3.2.6  网表和BOM34

3.3  OrCAD Capture平台原理图设计规范35

3.3.1  元器件、引脚、网络命名规范35

3.3.2  确定封装35

3.3.3  关于改板时的元器件命名问题36

3.3.4  原理图的可读性与布局36

3.4  正标与反标37

3.5  设计交互41

第4章  PCB Editor设计环境和设置43

4.1  Allegro SPB工作界面43

4.1.1  工作界面与产品说明43

4.1.2  选项面板46

4.2  Allegro SPB参数设置48

4.3  Allegro SPB环境设置51

第5章  封装库的管理和设计方法61

5.1  PCB封装库简介61

5.2  PCB封装命名规则67

5.3  PCB封装创建方法实例68

5.3.1  创建焊盘库70

5.3.2  用Pad Designer 制作焊盘70

5.3.3  手工创建PCB封装77

5.3.4  自动创建PCB封装83

5.3.5  封装实例及高级技巧86

5.4  PCB封装库管理91

第6章  PCB设计前处理93

6.1  PCB设计前处理概述93

6.2  网表调入93

6.2.1  封装库路径的指定94

6.2.2  Allegro Design Authoring/ Capture CIS网表调入94

6.2.3  第三方网表97

6.3  建立板框98

6.3.1  手动绘制板框98

6.3.2  导入DXF格式的板框102

6.4  添加禁布区103

6.5  MCAD-ECAD 协同设计105

6.5.1  第一次导入基准的机械结构图106

6.5.2  设计过程中的机械结构修改108

6.5.3  设计结束后建立新的基准112

第7章  约束管理器113

7.1  约束管理器介绍113

7.2  物理约束与间距约束118

7.2.1  物理约束和间距约束介绍118

7.2.2  Net Group和Net Class119

7.2.3  建立Net Class119

7.2.4  为Class添加对象120

7.2.5  设置物理约束的Default规则121

7.2.6  建立扩展物理约束123

7.2.7  为Net Class添加物理约束124

7.2.8  设置间距约束的Default规则125

7.2.9  建立扩展间距约束125

7.2.10  为Net Class添加间距约束126

7.2.11  建立Net Class-Class间距规则127

7.2.12  层间约束127

7.2.13  相同网络间距约束128

7.2.14  区域约束128

7.2.15  Net属性130

7.2.16  Components属性和Pin属性132

7.2.17  DRC工作表132

7.2.18  设计约束133

7.3  实例：设置物理约束和间距约束135

7.3.1  物理约束设置136

7.3.2  间距约束设置138

7.4  电气约束139

7.4.1  电气约束介绍139

7.4.2  Wiring工作表140

7.4.3  Impedance工作表144

7.4.4  Min/Max Propagation Delays工作表145

7.4.5  Relative Propagation Delay工作表147

7.4.6  Total Etch Length工作表149

7.4.7  Differential Pair工作表150

7.4.8  Vias工作表和Return Path工作表154

7.5  实例：建立差分线对154

第8章  PCB布局159

8.1  PCB布局要求159

8.2  PCB布局思路162

8.2.1  接口元器件，结构定位162

8.2.2  主要芯片布局163

8.2.3  电源模块布局165

8.2.4  细化布局166

8.2.5  布线通道、电源通道评估166

8.2.6  EMC、SI、散热设计170

8.3  布局常用指令173

8.3.1  摆放元器件173

8.3.2  按照Room放置元器件175

8.3.3  按照Capture CIS原理图页面放置元器件178

8.3.4  布局准备180

8.3.5  手动布局183

8.4  其他布局功能187

8.4.1  导出元器件库187

8.4.2  更新元器件187

8.4.3  过孔阵列189

8.4.4  布局复用190

第9章  层叠设计与阻抗控制193

9.1  层叠设计的基本原则193

9.1.1  PCB层的构成193

9.1.2  合理的PCB层数选择194

9.1.3  层叠设计的常见问题194

9.1.4  层叠设计的基本原则196

9.2  层叠设计的经典案例196

9.2.1  四层板的层叠设计方案196

9.2.2  六层板的层叠设计方案197

9.2.3  八层板的层叠设计方案197

9.2.4  十层板的层叠设计方案198

9.2.5  十二层板的层叠设计方案199

9.2.6  十四层及以上单板的层叠设计方案200

9.3  阻抗控制200

9.3.1  阻抗计算需要的参数200

9.3.2  利用Allegro软件进行阻抗计算203

第10章  电源地处理207

10.1  电源地处理的基本原则207

10.1.1  载流能力208

10.1.2  电源通路和滤波209

10.1.3  直流压降210

10.1.4  参考平面211

10.1.5  其他要求211

10.2  电源地平面分割212

10.3  电源地正片铜皮处理215

10.4  电源地处理的其他注意事项220

10.4.1  前期Fanout220

10.4.2  散热问题222

10.4.3  接地方式224

10.4.4  开关电源反馈线设计226

第11章  PCB布线的基本原则与操作230

11.1  布线概述及原则230

11.1.1  布线中的DFM要求230

11.1.2  布线中的电气特性要求234

11.1.3  布线中的散热235

11.1.4  布线其他总结235

11.2  布线235

11.2.1  约束设置235

11.2.2  Fanout236

11.2.3  布线规划239

11.3  手动布线241

11.3.1  添加走线241

11.3.2  布线编辑命令248

11.3.3  时序等长控制252

11.4  各类信号线布线注意事项及布线技巧256

第12章  全局布线环境262

12.1  GRE功能简介262

12.1.1  新一代的PCB布局布线工具262

12.1.2  自动布线的挑战263

12.1.3  使用GRE进行布局规划的优点264

12.2  GRE高级布局布线规划266

12.2.1  GRE参数设置266

12.2.2  处理Bundle268

12.2.3  规划Flow272

12.2.4  规划验证274

12.3  高级布局布线规划流程278

12.4  高级布局布线规划实例280

12.5  自动互连技术Auto-I.XX285

12.5.1  Flow的快速创建及连接285

12.5.2  自动Breakout的应用288

第13章  PCB测试293

13.1  测试方法介绍293

13.2  加测试点的要求295

13.3  加入测试点295

13.4  测试点的生成步骤302

第14章  后处理和光绘文件输出304

14.1  DFX概述304

14.1.1  可制造性（DFM）要求305

14.1.2  可装配性要求306

14.1.3  可测试性要求306

14.2  丝印306

14.2.1  丝印调整306

14.2.2  丝印设计常规要求308

14.3  丝印重命名及反标注308

14.3.1  器件编号重命名309

14.3.2  反标311

14.4  工程标注311

14.4.1  尺寸标注312

14.4.2  技术说明文档资料（Drill 层相关生产需求说明）317

14.5  输出光绘前的检查流程320

14.5.1  基于Check List的检查320

14.5.2  Display Status 检查320

14.5.3  报表检查321

14.6  光绘输出324

14.6.1  钻孔文件325

14.6.2  CAM输出330

14.7  其他335

14.7.1  valor检查所需的文件335

14.7.2  3D视图336

14.7.3  打印PDF337

第15章  PCB设计的高级技巧344

15.1  Skill二次开发344

15.2  设计数据的导入/导出347

15.3  无盘设计351

15.4  背钻设计353

15.5  可装配性设计358

15.6  走线跨分割检查361

15.7  Extracta362

15.8  优化364

15.9  DataTips367

15.10  3D Canvas368

15.11  任意角度走线370

15.12  超级蛇形线372

15.13  Ravel语言373

15.14  差分线对的返回路径的过孔374

15.15  Shape编辑应用模式376

15.16  Time Vision ?CHigh Speed Product Option377

第16章  高速PCB设计379

16.1  高速PCB设计理论379

16.1.1  高速PCB设计的定义379

16.1.2  高速PCB设计的基本理论381

16.1.3  高速PCB设计的基本原则388

16.2  信号完整性仿真389

16.2.1  普通信号完整性问题389

16.2.2  时序问题390

16.2.3  GHz以上串行信号问题393

16.3  电源完整性仿真设计394

16.3.1  直流电源问题394

16.3.2  交流电源问题395

16.4  板级EMC设计398

16.4.1  板级EMC设计的关注点398

16.4.2  Cadence的EMC设计规则401

第17章  DDR3的PCB设计实例403

17.1  DDR3介绍403

17.1.1  Fly-by设计406

17.1.2  动态ODT407

17.1.3  其他更新408

17.2  DDR3 PCB 设计规则408

17.2.1  时序规则409

17.2.2  电源设计要求及层叠、阻抗方案411

17.2.3  物理约束和间距约束规则412

17.2.4  电气规则425

17.3  DDR3布局432

17.3.1  放置关键元器件432

17.3.2  模块布局433

17.4  布线437

17.4.1  电源处理437

17.4.2  扇出440

17.4.3  DDR3布线441

17.5  信号完整性和电源完整性仿真设计445

17.5.1  信号完整性仿真445

17.5.2  仿真结果展示453

17.5.3  电源