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作者蔡觉平
出版社西安电子科技大学出版社
出版时间2016-08
装帧平装
货号9787560641102
上书时间2024-12-11
评价1124好评率 99.92%
基本信息
书名:Verilog HDL数字集成电路设计原理与应用(第二版)
定价:35元
作者:蔡觉平
出版社:西安电子科技大学出版社
出版日期:2016-08-25
ISBN:9787560641102
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编辑推荐
本书系统地对Verilog
HDL语法和程序设计进行了介绍,明确了数字可综合逻辑设计和测试仿真程序设计在Verilog
HDL中的不同,通过对典型的组合逻辑电路、时序逻辑电路和测试程序的设计举例,较为完整地说明了Verilog HDL在数字集成电路中的使用方法。
全书共8章,主要内容包括硬件描述语言和Verilog HDL概述,Verilog HDL的基本语法,Verilog
HDL程序设计语句和描述方式,组合电路和时序电路的设计举例,Verilog HDL集成电路测试程序和测试方法,较为复杂的数字电路和系统的设计举例,数字集成电路中Verilog
HDL的EDA工具和使用,以及对Verilog HDL发展的分析等。
本书可作为电子信息类相关专业本科生和研究生的教材,也可作为数字集成电路设计工程师的参考书。
内容提要
目录
第1章 Verilog HDL数字集成电路设计方法概述 1
1.1 数字集成电路的发展和设计方法的演变 1
1.2 硬件描述语言 3
1.3 Verilog HDL的发展和国际标准 3
1.4 Verilog HDL和VHDL 5
1.5 Verilog HDL在数字集成电路设计中的优点 6
1.6 功能模块的可重用性 8
1.7 IP核和知识产权保护 9
1.8 Verilog HDL在数字集成电路设计流程中的作用 10
本章小结 11
思考题和习题 11
第2章 Verilog HDL基础知识 12
2.1 Verilog HDL的语言要素 12第1章 Verilog HDL数字集成电路设计方法概述 1
1.1 数字集成电路的发展和设计方法的演变 1
1.2 硬件描述语言 3
1.3 Verilog HDL的发展和国际标准 3
1.4 Verilog HDL和VHDL 5
1.5 Verilog HDL在数字集成电路设计中的优点 6
1.6 功能模块的可重用性 8
1.7 IP核和知识产权保护 9
1.8 Verilog HDL在数字集成电路设计流程中的作用
10
本章小结 11
思考题和习题 11
第2章 Verilog HDL基础知识 12
2.1 Verilog HDL的语言要素 12
2.1.1 空白符 12
2.1.2 注释符 12
2.1.3 标识符和转义标识符 13
2.1.4 关键字 13
2.1.5 数值 14
2.2 数据类型 16
2.2.1 物理数据类型 17
2.2.2 连线型和寄存器型数据类型的声明 19
2.2.3 存储器型 20
2.2.4 抽象数据类型 21
2.3 运算符 22
2.3.1 算术运算符 23
2.3.2 关系运算符 24
2.3.3 相等关系运算符 25
2.3.4 逻辑运算符 26
2.3.5 按位运算符 26
2.3.6 归约运算符 27
2.3.7 移位运算符 28
2.3.8 条件运算符 28
2.3.9 连接和复制运算符 29
2.4 模块 30
2.4.1 模块的基本概念 30
2.4.2 端口 31
本章小结 32
思考题和习题 32
第3章 Verilog HDL程序设计语句和描述方式 34
3.1 数据流建模 34
3.2 行为级建模 36
3.2.1 过程语句 37
3.2.2 语句块 40
3.2.3 过程赋值语句 42
3.2.4 过程连续赋值语句 46
3.2.5 条件分支语句 48
3.2.6 循环语句 52
3.3 结构化建 55
3.3.1 模块级建模 55
3.3.2 门级建模 62
3.3.3 开关级建模 64
本章小结 66
思考题和习题 66
第4章 Verilog HDL数字逻辑电路设计方法 68
4.1 Verilog HDL的设计思想和可综合特性 68
4.2 组合电路的设计 71
4.2.1 数字加法器 73
4.2.2 数据比较器 76
4.2.3 数据选择器 77
4.2.4 数字编码器 78
4.2.5 数字译码器 83
4.2.6 奇偶校验器 85
4.3 时序电路的设计 86
4.3.1 触发器 92
4.3.2 计数器 94
4.3.3 移位寄存器 95
4.3.4 序列信号发生器 96
4.4 有限同步状态机 100
本章小结 110
思考题和习题 110
第5章 仿真验证与Testbench编写 113
5.1 Verilog HDL电路仿真和验证概述 113
5.2 Verilog HDL测试程序设计基础 114
5.2.1 Testbench及其结构 114
5.2.2 测试平台举例 117
5.2.3 Verilog HDL仿真结果确认 120
5.2.4 Verilog HDL仿真效率 121
5.3 与仿真相关的系统任务 122
5.3.1 $display和$write 122
5.3.2 $monitor和 $strobe 124
5.3.3 $time和 $realtime 127
5.3.4 $finish和$stop 128
5.3.5 $readmemh和$readmemb 129
5.3.6 $random 130
5.3.7 值变转储文件系统任务 131
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