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【现货！】数字系统设计与VERILOG HDL 王金明电子工业出版社

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作者王金明

出版社电子工业出版社

ISBN9787121356148

出版时间2019-01

版次1

装帧平装

开本16开

纸张胶版纸

页数398页

字数99999千字

定价58元

货号9787121356148

上书时间2024-12-03

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商品详情

品相描述：八五品

商品描述: 基本信息
书名:数字系统设计与VERILOG HDL
定价：58.00元
作者:王金明
出版社：电子工业出版社
出版日期：2019-01-01
ISBN：9787121356148
字数：652800
页码：398
版次：1
装帧：平装
开本：16开
商品重量：
编辑推荐
经典EDA教材，总销售量超20万册
内容提要
本书根据EDA课程教学要求，以提高数字系统设计能力为目的，系统阐述FPGA数字系统开发的相关知识，主要内容包括EDA技术概述、FPGA/CPLD器件、Verilog硬件描述语言等。全书以Quartus Prime、ModelSim软件为平台，以Verilog-1995和Verilog-2001语言标准为依据，以可综合的设计为重点，通过大量经过验证的数字设计实例，阐述数字系统设计的方法与技术，由浅入深地介绍Verilog工程开发的知识与技能。本书着眼于实用，紧密联系教学实际，实例丰富。全书深入浅出，概念清晰，语言流畅。本书可作为电子、通信、微电子、信息、电路与系统、通信与信息系统及测控技术与仪器等专业本科生和研究生的教学用书，也可供从事电路设计和系统开发的工程技术人员阅读参考。本书配有教学课件，可从华信教育资源网（）免费下载。
目录
章  EDA技术概述1
1.1  EDA技术及其发展1
1.2  Top-down设计与IP核复用4
1.2.1  Top-down设计4
1.2.2  Bottom-up设计5
1.2.3  IP复用技术与SoC5
1.3  数字设计的流程7
1.3.1  设计输入8
1.3.2  综合9
1.3.3  布局布线9
1.3.4  仿真10
1.3.5  编程配置10
1.4  常用的EDA工具软件10
1.5  EDA技术的发展趋势14
习题115
第2章  FPGA/CPLD器件16
2.1  PLD器件概述16
2.1.1  PLD器件的发展历程16
2.1.2  PLD器件的分类17
2.2  PLD的基本原理与结构19
2.2.1  PLD器件的基本结构19
2.2.2  PLD电路的表示方法20
2.3  低密度PLD的原理与结构21
2.4  CPLD的原理与结构25
2.4.1  宏单元结构25
2.4.2  典型CPLD的结构26
2.5  FPGA的原理与结构29
2.5.1  查找表结构29
2.5.2  典型FPGA的结构32
2.5.3  Cyclone IV器件结构35
2.6  FPGA/CPLD的编程元件38
2.7  边界扫描测试技术42
2.8  FPGA/CPLD的编程与配置43
2.8.1  在系统可编程43
2.8.2  FPGA器件的配置45
2.8.3  Cyclone IV器件的编程45
2.9  FPGA/CPLD器件概述48
2.10  FPGA/CPLD的发展趋势52
习题253
第3章  Quartus Prime使用指南54
3.1  Quartus Prime原理图设计55
3.1.1  半加器原理图设计输入55
3.1.2  1位全加器设计输入59
3.1.3  1位全加器的编译61
3.1.4  1位全加器的仿真63
3.1.5  1位全加器的下载67
3.2  基于IP核的设计70
3.2.1  模24方向可控计数器71
3.2.2  4×4无符号数乘法器78
3.3  SignalTap II的使用方法84
3.4  Quartus Prime的优化设置与时序分析89
习题393
实验与设计95
3-1  8位带符号乘法器95
3-2  补码转换幅度码电路98
第4章  Verilog设计初步100
4.1  Verilog的历史100
4.2  Verilog模块的结构101
4.3  Verilog基本组合电路设计105
4.3.1  用Verilog设计基本组合电路105
4.3.2  用Verilog设计加法器105
4.4  Verilog基本时序电路设计108
4.4.1  用Verilog设计触发器108
4.4.2  用Verilog设计计数器109
习题4111
实验与设计111
4-1  Synplify Pro综合器的使用方法111
4-2  Synplify综合器的使用方法115
第5章  Verilog语言要素117
5.1  概述117
5.2  常量118
5.2.1  整数（Integer）118
5.2.2  实数（Real）120
5.2.3  字符串（Strings）120
5.3  数据类型121
5.3.1  net型122
5.3.2  variable型123
5.4  参数124
5.4.1  参数parameter124
5.4.2  Verilog-2001中的参数声明125
5.4.3  参数的传递126
5.4.4  localparam126
5.5  向量127
5.6  运算符129
习题5133
实验与设计134
5-1  用altpll锁相环宏模块实现倍频和分频134
5-2  消抖动电路139
第6章  Verilog语句语法141
6.1  过程语句141
6.1.1  always过程语句142
6.1.2  initial过程语句145
6.2  块语句146
6.2.1  串行块begin-end146
6.2.2  并行块fork-join147
6.3  赋值语句148
6.3.1  持续赋值与过程赋值148
6.3.2  阻塞赋值与非阻塞赋值149
6.4  条件语句151
6.4.1  if-else语句151
6.4.2  case语句152
6.5  循环语句157
6.5.1  for语句157
6.5.2  repeat、while、forever语句158
6.6  编译指示语句160
6.7  任务与函数161
6.7.1  任务（task）162
6.7.2  函数（function）163
6.8  顺序执行与并发执行167
6.9  Verilog-2001语言标准168
6.9.1  Verilog-2001改进和增强的语法结构168
6.9.2  属性及PLI接口177
习题6179
实验与设计180
6-1  FIFO缓存器设计180
第7章  Verilog设计的层次与风格184
7.1  Verilog设计的层次184
7.2  门级结构描述184
7.2.1  Verilog门元件185
7.2.2  门级结构描述187
7.3  行为描述188
7.4  数据流描述189
7.5  不同描述风格的设计190
7.5.1  半加器设计190
7.5.2  1位全加器设计191
7.5.3  加法器的级连193
7.6  多层次结构电路的设计194
7.6.1  模块例化194
7.6.2  用parameter进行参数传递196
7.6.3  用defparam进行参数重载198
7.7  基本组合电路设计198
7.7.1  门电路198
7.7.2  编译码器199
7.8  基本时序电路设计201
7.8.1  触发器201
7.8.2  锁存器与寄存器202
7.8.3  计数器与串并转换器203
7.8.4  简易微处理器204
7.9  三态逻辑设计206
习题7208
实验与设计208
7-1  数字表决器208
第8章  Verilog有限状态机设计212
8.1  有限状态机212
8.2  有限状态机的Verilog描述214
8.2.1  用三个always块描述215
8.2.2  用两个过程描述216
8.2.3  单过程描述方式218
8.3  状态编码219
8.3.1  常用的编码方式219
8.3.2  状态编码的定义221
8.3.3  用属性指定状态编码方式224
8.4  有限状态机设计要点225
8.4.1  复位和起始状态的选择225
8.4.2  多余状态的处理228
习题8229
实验与设计229
8-1  流水灯控制器229
8-2  汽车尾灯控制器231
第9章  Verilog驱动常用I/O外设234
9.1  4×4矩阵键盘234
9.2  标准PS/2键盘236
9.3  字符液晶243
9.4  汉字图形点阵液晶248
9.5  VGA显示器254
9.5.1  VGA显示原理与时序254
9.5.2  VGA彩条信号发生器258
9.5.3  VGA图像显示与控制260
9.6  乐曲演奏电路266
习题9271
实验与设计273
9-1  实用多功能数字钟273
0章  Verilog设计进阶282
10.1  设计的可综合性282
10.2  流水线设计技术285
10.3  资源共享288
10.4  阻塞赋值与非阻塞赋值290
10.5  加法器设计294
10.5.1  行波进位加法器294
10.5.2  超前进位加法器295
10.5.3  数据流描述的加法器299
10.5.4  流水线加法器300
10.6  乘法器设计300
10.6.1  并行乘法器300
10.6.2  移位相加乘法器302
10.6.3  布斯乘法器305
10.6.4  查找表乘法器307
10.7  奇数分频与小数分频308
10.7.1  奇数分频308
10.7.2  半整数分频与小数分频309
习题10311
实验与设计312
10-1  小数分频312
10-2  如何在FPGA设计中消除毛刺314
1章  Verilog Test Bench仿真317
11.1  系统任务与系统函数317
11.2  用户自定义元件321
11.2.1  组合电路UDP元件322
11.2.2  时序逻辑UDP元件323
11.3  模型的表示325
11.3.1  时间标尺定义`timescale325
11.3.2  的表示与说明块326
11.4  Test Bench测试平台327
11.5  组合和时序电路的仿真330
11.5.1  组合电路的仿真330
11.5.2  时序电路的仿真332
习题11333
实验与设计333
11-1  用ModelSim SE仿真8位二进制加法器333
11-2  用ModelSim SE仿真乘累加器340
2章  Verilog设计实例343
12.1  m序列产生器343
12.1.1  m序列的原理与性质343
12.1.2  m序列产生器设计345
12.2  Gold码347
12.2.1  Gold码的原理与性质348
12.2.2  Gold码产生器设计349
12.3  CRC校验码350
12.4  数字过零检测与等精度频率测量352
12.4.1  数字过零检测352
12.4.2  等精度频率测量354
12.4.3  数字频率测量系统顶层设计及仿真355
12.5  QPSK调制器360
12.5.1  QPSK调制原理360
12.5.2  QPSK调制器的设计实现361
12.5.3  QPSK调制器的仿真369
12.6  小型神经网络370
12.6.1  人工神经网络370
12.6.2  设计实现与仿真371
12.7   数字AGC374
12.7.1  数字AGC技术的原理375
12.7.2  数字AGC的实现与仿真376
习题12383
实验与设计383
12-1  异步串行接口（UART）383
附录A  Verilog HDL（IEEE Std 1364-1995）关键字389
附录B  Verilog HDL（IEEE Std 1364-2001）关键字390
附录C  DE2-115介绍391
附录D  有关术语与缩略语393
参考文献398
作者介绍
王金明，博士，解放军陆军工程大学教授、硕士生导师。曾获军队科技进步一等奖1项，军队科技进步二等奖3项，军队科技进步三等奖5项，获军队级教学成果二等奖1项；获国家发明专利授权2项，获软件著作授权1项；发表论文80余篇，其中SCI、EI收录30余篇；主编教材多部，并入选"十一五”重量规划教材和"十二五”重量规划教材；2013年获军队院校育才奖银奖；2014年由国家留学基金委资助，在美国威斯康星大学麦迪逊分校访问研究1年；指导本科生参加全国大学生电子设计竞赛，共获得全国一等奖8项。
序言