{正版现货新书} 基于Vivado的FPGA时序约束实战 9787121496905 韩彬,周建文 编

韩彬，网名CrazyBingo（CB），分别在杭州电子科技大学、西安电子科技大学获得学士学位、硕士学位，曾在中兴微电子（深圳市中兴微电子技术有限公司）负责多年的多媒体SOC前端开发工作，以及FPGA加速验证等事宜，在视频图像前后处理算法加速领域，有丰富的经验与实战的积累。此外，这些年作者编写过大量FPGA教程，也编写过无数FPGA图像的处理方案与架构，并相继出版了《FPGA设计技巧与案例开发详解（第3版）》《Verilog数字系统设计教程（第4版）》等书，获得业界广泛好评。

目 录第1章 Vivado时序分析综述 11．1　引言 11．2 静态时序分析 21．3 Vivado时序约束流程 61．3．1 使用GUI界面进行约束 71．3．2 通过XDC文件添加约束 111．4 Vivado XDC语言 121．5 XDC文件管理 131．6 时序约束命令分类 15第2章　FPGA内部时序路径分析 182．1 时序路径分类 182．2 建立时间和保持时间 192．3 建立关系和保持关系 232．3．1 建立关系和保持关系定义 232．3．2 时钟同源时的建立关系和保持关系 242．3．3 时钟不同源时的建立关系和保持关系 252．4 网表中的目标路径定位 282．4．1 网表中的目标分类 282．4．2 get_cells命令详解 292．4．3 get_cells命令使用示例 302．4．4 网表中定位目标命令的参数对比 342．5 reg2reg路径时序分析 342．5．1 reg2reg路径时序模型 342．5．2 reg2reg路径建立时序裕量公式 362．5．3 reg2reg路径保持时序裕量公式 382．5．4 reg2reg路径建立时序裕量和保持时序裕量总结 402．6 复位路径时序检查 412．7 reg2reg路径时序报告解读 422．7．1 reg2reg路径分段 422．7．2 reg2reg路径报告实例环境 432．7．3 reg2reg路径建立时序报告解读 442．7．4 reg2reg路径保持时序报告解读 52第3章　主时钟约束 553．1 时钟特性约束 553．1．1 时钟周期/占空比/相位约束 563．1．2 时钟抖动约束 603．1．3 时钟不确定性约束 623．1．4 时钟延时约束 643．1．5 时钟转换时间 653．2 虚拟时钟约束 653．2．1 pin2reg时序路径中的虚拟时钟约束 663．2．2 reg2pin时序路径中的虚拟时钟约束 68第4章　衍生时钟约束 704．1 引言 704．2 衍生时钟约束语法 714．3 基本衍生时钟约束实例分析 724．4 -edges参数约束实例分析 744．4．1 下降沿二分频约束实例 744．4．2 -edge_shift参数约束用法 754．4．3 三分频非标准波形约束实例 764．5 -combinational参数约束实例分析 774．6 -invert参数约束实例分析 784．7 时钟MUX约束实例分析 804．8 时钟分组约束 824．8．1 时钟分组使用场景 834．8．2 set_clock_groups语法详解 844．8．3 异步时钟组 854．8．4 独占时钟组 894．9 PLL/MMCM时钟约束 904．10 时钟检查 92第5章　输入信号接口约束 965．1 引言 965．2 接口通信时序模型 965．2．1 系统同步模型 975．2．2 源同步模型 1005．2．3 异步模型 1015．2．4 自同步模型 1025．3 源同步输入信号分析 1035．3．1 源同步输入信号建立时序裕量 1035．3．2 源同步输入信号保持时序裕量 1055．4 输入延时命令详解 1065．5 源同步SDR输入延时约束模板 1085．5．1 源同步输入信号时序类型 1085．5．2 源同步SDR时钟边沿对齐 1095．5．3 源同步SDR时钟中央对齐 1135．6 源同步DDR输入延时约束模板 1155．6．1 源同步DDR时钟边沿对齐 1165．6．2 源同步DDR时钟中央对齐 1195．7 pin2reg路径时序报告解读 1205．7．1 pin2reg路径分段 1205．7．2 pin2reg路径约束实例分析 1215．7．3 pin2reg路径建立时序报告分析 1235．7．4 pin2reg路径保持时序报告分析 124第6章　输出信号接口约束 1266．1 引言 1266．2 源同步输出信号分析 1266．2．1 源同步输出信号建立时序裕量 1276．2．2 源同步输出信号保持时序裕量 1296．3 输出延时命令详解 1306．4 源同步SDR输出延时约束模板 1326．4．1 源同步SDR时钟边沿对齐 1336．4．2 源同步SDR时钟中央对齐 1356．5 源同步DDR输出延时约束模板 1376．5．1 源同步DDR时钟边沿对齐 1376．5．2 源同步DDR时钟中央对齐 1386．6 reg2pin路径时序报告解读 1396．6．1 reg2pin路径分段 1396．6．2 reg2pin路径约束实例分析 1406．6．3 reg2pin路径建立时序报告分析 1416．6．4 reg2pin路径保持时序报告分析 143第7章　时序例外约束 1467．1 引言 1467．2 虚假路径约束 1477．2．1 虚假路径约束应用场景 1477．2．2 虚假路径约束命令详解 1497．2．3 虚假路径约束实例 1497．2．4 虚假路径约束时序报告解读 1507．3 优选/最小延时约束 1527．3．1 优选/最小延时约束语法 1527．3．2 优选/最小延时约束实际意义 1537．3．3 优选延时-datapath_only参数约束 1547．3．4 组合逻辑路径约束实例 1567．4 多周期路径约束 1587．4．1 多周期路径约束语法 1607．4．2 同频同相多周期路径约束 1617．4．3 同频异相多周期路径约束 1627．4．4 不同频多周期路径约束 1637．5 时序例外约束优先级 1687．5．1 同类型约束优先级 1687．5．2 不同类型约束优先级 1697．6 时序例外约束中的等价约束 171第8章　异步路径时序约束 1748．1 引言 1748．2 异步路径亚稳态处理 1748．3 总线偏斜约束 1788．3．1 总线偏斜约束简介 1788．3．2 总线偏斜约束命令详解 1798．3．3 总线偏斜约束报告解读 1808．4 单比特总线跨时钟域路径约束 1818．5 多比特总线跨时钟域路径约束 1858．5．1 握手同步 1868．5．2 异步FIFO同步 1888．5．3 使能同步 1928．6 Xilinx参数化宏在跨时钟域中的应用 194第9章　物理约束 1979．1 引言 1979．2 进行布局布线约束的原因 1979．3 布局约束 2009．3．1 Pblock约束步骤 2009．3．2 Pblock约束命令 2049．3．3 Fix Cells约束 2059．4 固定路由约束 207第10章　时序约束实战 21010．1 引言 21010．2 时钟约束 21110．3 接口约束 21210．3．1 时钟和复位信号接口 21310．3．2 I2C配置接口 21410．3．3 摄像头传感器输入数据接口 21710．3．4 DDR内存颗粒接口 21810．3．5 HDMI视频显示接口 21910．4 跨时钟域约束 220

时序约束是确保芯片和FPGA性能满足设计需求的关键技术。芯片研发过程需要准确把握产品需求和项目需求，通过不断迭代、评审和变更，实现需求的收敛和约束。芯片测试用例经过多个阶段的仿真和验证，以保证设计的准确性。在芯片RTL综合流程中，时钟、信号和关键路径的约束是必要的，以满足时序要求。FPGA的时序约束则涉及RTL设计、模块位置、高速IP和I/O延时等，是一项系统的工程。本书深入讲解时序约束的原理和实战，将芯片时序约束的经验应用于FPGA，以优选限度地提升FPGA性能。本书旨在为有经验的工程设计者与工程管理者提供深入的时序约束知识，特别适合高级硬件设计工程师、研发部经理、专业的EMC工程师等。本书不仅适合希望提升芯片和FPGA性能的专业人士，还适合对时序约束原理和应用感兴趣的技术爱好者。