IC芯片设计中的静态时序分析实践
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作者(美)J.巴斯卡尔,(美)拉凯什·查达
出版社机械工业出版社
ISBN9787111706861
出版时间2022-07
版次1
装帧平装
开本16开
纸张胶版纸
页数364页
字数517千字
定价135元
货号SC:9787111706861
上书时间2024-10-27
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主编推荐:
时序（Timing）， 时序， 时序！ 这是数字电路工程师在设计一块半导体芯片时z需要关注的部分。时序是什么，它是怎么被描述的，它是怎么被验证（Verify）的？ 一个大型数字电路设计团队可能会花费数月来设计架构、进行迭代，以达到要求的时序目标。除了功能验证外，时序收敛（Timing Closure） 也是一个里程碑， 它决定了一块芯片什么时候可以被交付给半导体工厂（Foundry） 生产。本书介绍了如何用静态时序分析（STA）为纳米级芯片进行时序验证。
本书用通俗易懂的语言为初学者搭建了CMOS数字设计中静态时序分析(STA)的知识框架，开篇介绍了什么是STA以及为什么要进行STA；明确学习目标后，接下来讲解标准单元库和互连寄生参数——有了这两类知识， 就可以计算单元延迟和线延迟；在搭建好STA环境后，就进入了真正的时序检查：建立时间和保持时间；随后进一步介绍了如何处理接口时序、如何处理串扰，以及验证的鲁棒性问题；*后，介绍了SDC、SDF、SPEF这3种*常用的文件格式。本书对于时序分析工作提供了实践意义上的指导，适合常备案头，实时翻阅。
内容简介:
《IC芯片设计中的静态时序分析实践》深度介绍了芯片设计中用静态时序分析进行时序验证的基本知识和应用方法，涉及了包括互连线模型、时序计算和串扰等影在内的响纳米级电路设计的时序的重要问题，并详细解释了在不同工艺、环境、互连工艺角和片上变化（OCV）下进行时序检查的方法。详细介绍了层次化块（Block）、全芯片及特殊IO接口的时序验证，并提供了SDC、SDF及SPEF格式的完整介绍。
《IC芯片设计中的静态时序分析实践》适合从事芯片设计和ASIC时序验证领域的专业人士，以及逻辑和芯片设计专业的学生和教师阅读。不管是刚开始使用静态时序分析，还是精通静态时序分析的专业人士，本书都是优秀的教材或参考资料。
目录:
译者的话
原书前言
第1章引言
1.1纳米级设计
1.2什么是STA
1.3为什么要进行STA
1.4设计流程
1.4.1CMOS数字设计
1.4.2FPGA设计
1.4.3异步设计
1.5不同阶段的STA
1.6STA的局限性
1.7功耗考虑
1.8可靠性考虑
1.9本书概要
第2章STA概念
2.1CMOS逻辑设计
2.1.1基本MOS结构
2.1.2CMOS逻辑门
2.1.3标准单元
2.2CMOS单元建模
2.3电平翻转波形
2.4传播延迟
2.5波形的转换率
2.6信号之间的偏移
2.7时序弧和单调性
2.8最小和优选时序路径
2.9时钟域
2.10工作条件
第3章标准单元库
3.1引脚电容
3.2时序建模
3.2.1线性时序模型
3.2.2非线性延迟模型
3.2.3阈值规范和转换率减免
3.3时序模型——组合逻辑单元
3.3.1延迟和转换率模型
3.3.2常用组合逻辑块
3.4时序模型——时序单元
3.4.1同步检查：建立时间和保持时间
3.4.2异步检查
3.4.3传播延迟
3.5状态相关的时序模型
3.6黑箱(Black Box)的接口时序模型
3.7优选时序建模
3.7.1接收引脚电容
3.7.2输出电流
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