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基于Quartus Prime的数字系统Verilog HDL设计实例详解

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江西南昌

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作者周润景

出版社电子工业出版社

ISBN9787121348983

出版时间2018-10

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开本其他

定价99元

货号9787121348983

上书时间2024-08-10

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品相描述：八五品

商品描述: 作者简介

周润景教授，中国电子学会不错会员，IEEE/EMBS会员，国家自然科学基金项目“高速数字系统的信号与电源完整性联合设计与优化”等多项重量、省部级科研项目负责人，主要从事模式识别与智能系统、控制工程的研究与教学工作，具有丰富的教学与科研经验。

目录
第1章  Quartus Prime开发流程
  1.1  Quartus Prime软件综述
  1.2  设计输入
  1.3  约束输入
  1.4  综合
  1.5  布局布线
  1.6  仿真
  1.7  编程与配置
第2章  Quartus Prime的使用
  2.1  原理图和图表模块编辑
  2.2  文本编辑
  2.3  混合编辑（自底向上设计）
  2.4  混合编辑（自顶向下设计）
第3章  第三方EDA工具的使用
  3.1  第三方EDA工具简介
  3.2  ModelSim仿真工具的使用
    3.2.1  仿真简介
    3.2.2  ModelSim简介
    3.2.3  使用ModelSim进行功能仿真
    3.2.4  使用ModelSim进行时序仿真
    3.2.5  在Quartus Prime中调用ModelSim进行仿真
    3.2.6  ModelSim仿真工具的高级应用
  3.3  Synplify Premier综合工具的使用
    3.3.1  Synplify/Synplify Pro/Synplify Premier简介
    3.3.2  Synplify Premier综合流程
    3.3.3  Synplify Premier的其他综合技巧
第4章  Verilog HDL语言概述及基本要素
  4.1  Verilog HDL语言简介
  4.2  Verilog HDL设计流程
  4.3  程序模块的说明
  4.4  Verilog HDL 的层次化设计
  4.5  时延
  4.6  Verilog HDL 语言的描述形式
  4.7  Verilog HDL语言基本要素
    4.7.1  标志符
    4.7.2  注释
    4.7.3  格式
    4.7.4  系统任务和函数
    4.7.5  编译指令
    4.7.6  逻辑数值
    4.7.7  常量
    4.7.8  数据类型
    4.7.9  运算符和表达式
第5章  行为描述语句
  5.1  触发事件控制
  5.2  条件语句
  5.3  循环语句
  5.4  逻辑验证与Testbench编写
  5.5  状态机
第6章  门电路设计范例

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