【正版书籍】AL加速器架构设计与实现
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作者甄建勇 王路业 著
出版社机械工业出版社
ISBN9787111729518
出版时间2023-06
装帧平装
开本32开
定价99元
货号L9787111729518
上书时间2024-05-29
商品详情
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商品简介
这是一本讲解NPU硬件架构设计与技术实现的著作。作者将自己在CPU、GPU和NPU领域15年的软硬件工作经验融会贯通，将四代NPU架构设计经验融为一体，将端侧和云侧NPU架构合二为一，总结并提炼出本书内容。本书主要讨论神经网络硬件层面，尤其是芯片设计层面的内容，主要包含神经网络的分析、神经网络加速器的设计以及具体实现技术。通过阅读本书，读者可以深入了解主流的神经网络结构，掌握如何从零开始设计一个能用、好用的产品级加速器。
通过阅读本书，你将：
透彻理解与深度学习相关的机器学习算法及其实现
学会主流图像处理领域神经网络的结构
掌握加速器运算子系统和存储子系统的设计
摸清加速器设计中遇到的具体问题及其解决方法
了解NPU架构需要考虑的控制通路和数据通路
作者简介:
甄建勇
资深CPU、GPU、NPU三栖架构师，从事相关软硬件架构与设计工作超过15年。现就职于地平线，担任BPU首席架构师。曾就职于英伟达，担任高级架构师，作为多款CPU、NPU、GPU的核心架构师，参与了Xburst、NVDLA、TensorCore的架构设计工作。熟悉SIMT/RayTracing等模块的架构设计与实现。擅长的领域还包括经济学、法学、心理学以及Linux内核、计算机图形加速和全同态加密。
王路业
优矽科技联合创始人兼总经理，中国开放指令生态（RISC-V）联盟（CRVA）软件开源工作组副组长。曾就职于ARM安谋科技、Synopsys新思科技、ST意法半导体和中国长城计算机。
目录:
CONTENTS
目 录
前言
第1章 卷积神经网络 1
1.1 神经网络的结构 2
1.2 GCN 4
1.3 网络的基本块 7
1.4 网络的算子 17
1.5 网络参数量与运算量 29
1.6 加速器编程模型 31
1.7 硬件加速器架构分类 33
第2章 运算子系统的设计 35
2.1 数据流设计 35
2.2 算力与带宽 38
2.2.1 算力与输入带宽 38
2.2.2 算力与输出带宽 41
2.3 卷积乘法阵列 43
2.3.1 Conv算法详解 43
2.3.2 NVDLA的乘法阵列 47
2.3.3 TPU的乘法阵列 59
2.3.4 GPU的乘法阵列 66
2.3.5 华为DaVinci的乘法阵列 74
2.4 卷积运算顺序的选择 80
2.5 池化模块的设计 81
第3章 存储子系统的设计 86
3.1 存储子系统概述 86
3.1.1 存储子系统的组成 86
3.1.2 内部缓存的设计 89
3.2 数据格式的定义 97
3.2.1 特征图的格式 98
3.2.2 权重的格式 100
第4章 架构优化技术 106
4.1 运算精度的选择 106
4.1.1 dynamic fixed point类型 109
4.1.2 bfloat16类型 110
4.2 硬件资源的复用 111
4.2.1 FC 112
4.2.2 de-Conv 115
4.2.3 dilate Conv 123
4.2.4 group Conv 123
4.2.5 3D Conv 127
4.2.6 TC Conv 130
4.2.7 3D Pool 132
4.2.8 Up Sample Pooling 136
4.2.9 多个加速器的级联 136
4.3 Winograd算法和FFT算法 138
4.3.1 Winograd算法解析 138
4.3.2 FFT算法解析 148
4.4 除法变乘法 150
4.5 LUT的使用 150
4.6 宏块并行技术 155
4.7 减少软件配置时间 156
4.8 软件优化技术 157
4.9 一些激进的优化技术 158
第5章 安全与防护 160
5.1 安全技术 160
5.2 安全性评估 162
5.3 防护 163
第6章 神经网络加速器的实现 165
6.1 乘法器的设计 165
6.1.1 整型乘法器的设计 166
6.1.2 浮点运算器的设计 171
6.2 数字电路常见基本块的设计 184
6.3 时序优化 203
6.4 低功耗设计 207
第7章 盘点与展望 211
7.1 AI加速器盘点 211
7.2 Training加速器 211
7.3 展望 218
后记 220
目录
CONTENTS目 录前言第1章 卷积神经网络 11.1 神经网络的结构 21.2 GCN 41.3 网络的基本块 71.4 网络的算子 171.5 网络参数量与运算量 291.6 加速器编程模型 311.7 硬件加速器架构分类 33第2章 运算子系统的设计 352.1 数据流设计 352.2 算力与带宽 382.2.1 算力与输入带宽 382.2.2 算力与输出带宽 412.3 卷积乘法阵列 432.3.1 Conv算法详解 432.3.2 NVDLA的乘法阵列 472.3.3 TPU的乘法阵列 592.3.4 GPU的乘法阵列 662.3.5 华为DaVinci的乘法阵列 742.4 卷积运算顺序的选择 802.5 池化模块的设计 81第3章 存储子系统的设计 863.1 存储子系统概述 863.1.1 存储子系统的组成 863.1.2 内部缓存的设计 893.2 数据格式的定义 973.2.1 特征图的格式 983.2.2 权重的格式 100第4章 架构优化技术 1064.1 运算精度的选择 1064.1.1 dynamic fixed point类型 1094.1.2 bfloat16类型 1104.2 硬件资源的复用 1114.2.1 FC 1124.2.2 de-Conv 1154.2.3 dilate Conv 1234.2.4 group Conv 1234.2.5 3D Conv 1274.2.6 TC Conv 1304.2.7 3D Pool 1324.2.8 Up Sample Pooling 1364.2.9 多个加速器的级联 1364.3 Winograd算法和FFT算法 1384.3.1 Winograd算法解析 1384.3.2 FFT算法解析 1484.4 除法变乘法 1504.5 LUT的使用 1504.6 宏块并行技术 1554.7 减少软件配置时间 1564.8 软件优化技术 1574.9 一些激进的优化技术 158第5章 安全与防护 1605.1 安全技术 1605.2 安全性评估 1625.3 防护 163第6章 神经网络加速器的实现 1656.1 乘法器的设计 1656.1.1 整型乘法器的设计 1666.1.2 浮点运算器的设计 1716.2 数字电路常见基本块的设计 1846.3 时序优化 2036.4 低功耗设计 207第7章 盘点与展望 2117.1 AI加速器盘点 2117.2 Training加速器 2117.3 展望 218后记 220
内容摘要
这是一本讲解NPU硬件架构设计与技术实现的著作。作者将自己在CPU、GPU和NPU领域15年的软硬件工作经验融会贯通，将四代NPU架构设计经验融为一体，将端侧和云侧NPU架构合二为一，总结并提炼出本书内容。本书主要讨论神经网络硬件层面，尤其是芯片设计层面的内容，主要包含神经网络的分析、神经网络加速器的设计以及具体实现技术。通过阅读本书，读者可以深入了解主流的神经网络结构，掌握如何从零开始设计一个能用、好用的产品级加速器。通过阅读本书，你将：?透彻理解与深度学习相关的机器学习算法及其实现?学会主流图像处理领域神经网络的结构?掌握加速器运算子系统和存储子系统的设计?摸清加速器设计中遇到的具体问题及其解决方法?了解NPU架构需要考虑的控制通路和数据通路
主编推荐
（1）作者背景权威：作者是地平线的BPU首席架构师，英伟达的前高级架构师。（2）作者经验丰富：作者在CPU、GPU和NPU等3大领域积累了15年的工作经验，是多款CPU、NPU、GPU的核心架构师，参与了Xburst、NVDLA、TensorCore的架构设计工作。（3）NPU架构与设计指南：详细讲解NPU的算法以及硬件加速器的架构设计与实现过程，教读者从零开始设计NPU。（4）图文并茂、化繁为简：一图胜千言，用100余幅图片将复杂的逻辑、算法、表述等直观地呈现出来，化繁为简，降低学习难度。（5）全彩印刷：为了便于读者理解加速器的原理、架构与实现过程，本书采用了全彩印刷。
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