Verilog HDL入门(第3版)
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作者(美)巴斯克(J.Bhasker)
出版社北京航空航天大学出版社
ISBN9787811242485
出版时间2019-03
装帧平装
开本16开
定价59元
货号1201845962
上书时间2024-11-16
商品详情
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目录
章简介
1.1什么是VerilogHDL？1
1.2历史2
1.3主要能力2
1.4练习题4
第2章入门指南
2.1模块5
2.2延迟7
2.3数据流风格的描述7
2.4行为风格的描述9
2.5结构风格的描述12
2.6混合设计风格的描述14
2.7设计的仿真15
2.8练习题19
第3章Verilog语言要素
3.1标识符20
3.2注释21
3.3格式21
3.4系统任务和系统函数22
3.5编译器指令22
3.5.1`define和`undef22
3.5.2`ifdef、`ifndef、`else、elseif和`endif23
3.5.3`default_nettype24
3.5.4`include24
3.5.5`resetall24
3.5.6`timescale25
3.5.7`unconnected_drive和`nounconnected_drive26
3.5.8`celldefine和`endcelldefine27
3.5.9line27
3.6值集合27
3.6.1整型数28
3.6.2实数30
3.6.3字符串30
3.7数据类型31
3.7.1线网类型31
3.7.2未声明的线网35
3.7.3向量线网和标量线网35
3.7.4变量类型36
3.7.5数组41
3.7.6reg与wire的不同点42
3.8参数（parameter）42
局部参数43
3.9练习题44
第4章表达式
4.1操作数45
4.1.1常数45
4.1.2参数46
4.1.3线网46
4.1.4变量47
4.1.5位选47
4.1.6部分位选48
4.1.7存储器和数组元素49
4.1.8函数调用50
4.1.9符号50
4.2操作符50
4.2.1算术操作符52
4.2.2关系操作符55
4.2.3相等操作符56
4.2.4逻辑操作符57
4.2.5按位操作符58
4.2.6缩减操作符59
4.2.7移位操作符60
4.2.8条件操作符62
4.2.9拼接和复制操作符62
4.3表达式的类型63
4.4练习题64
第5章门级建模
5.1内建基元（原语）门65
5.2多输入门66
5.3多输出门68
5.4三态门69
5.5上拉门和下拉门（电阻）70
5.6MOS开关71
5.7双向开关72
5.8门延迟73
5.9实例数组75
5.10隐含的线网76
5.11一个简单的示例76
5.1224编码器举例78
5.13主/从触发器举例78
5.14奇偶校验电路79
5.15练习题80
第6章用户定义的原语（基元UDP）
6.1UDP的定义82
6.2组合逻辑的UDP83
6.3时序逻辑的UDP84
6.3.1状态变量的初始化85
6.3.2电平触发的时序逻辑UDP85
6.3.3沿触发的时序逻辑UDP85
6.3.4沿触发的和电平敏感的混合行为86
6.4另一个示例87
6.5表项的总结88
6.6练习题88
第7章数据流建模
7.1连续赋值语句89
7.2示例91
7.3线网声明赋值91
7.4赋值延迟92
7.5线网延迟94
7.6示例95
7.6.1主/从触发器95
7.6.2幅值比较器96
7.7练习题96
第8章行为级建模
8.1过程性结构97
8.1.1initial语句97
8.1.2always语句100
8.1.3两类语句在模块中的使用102
8.2时序控制104
8.2.1延迟控制104
8.2.2事件控制105
8.3语句块109
8.3.1顺序语句块109
8.3.2并行语句块111
8.4过程性赋值113
8.4.1语句内部延迟114
8.4.2阻塞性过程赋值115
8.4.3非阻塞性过程赋值116
8.4.4连续赋值与过程赋值的比较119
8.5条件语句121
8.6case语句122
8.7循环语句125
8.7.1forever循环语句125
8.7.2repeat循环语句126
8.7.3while循环语句127
8.7.4for循环语句127
8.8过程性连续赋值128
8.8.1assign与deassign语句128
8.8.2force与release语句129
8.9握手协议示例130
8.10练习题132
第9章结构建模
9.1模块134
9.2端口134
9.3模块实例引用语句137
9.3.1未连接的端口139
9.3.2不同的端口位宽139
9.3.3模块参数值140
9.4外部端口144
9.5举例148
9.6generate语句151
9.6.1generate循环语句151
9.6.2generate conditional条件语句153
9.6.3generatecase分支语句156
9.7配置157
9.8练习题161
0章其他论题
10.1任务162
10.1.1任务的定义162
10.1.2任务的调用164
10.2函数167
10.2.1函数的定义168
10.2.2函数的调用171
10.2.3常数函数172
10.3系统任务和系统函数172
10.3.1显示任务173
10.3.2文件输入/输出任务177
10.3.3时间标度任务180
10.3.4仿真控制任务181
10.3.5仿真时间函数182
10.3.6转换函数182
10.3.7概率分布函数183
10.3.8字符串格式化184
10.4禁止语句185
10.5命名事件187
10.6结构描述方式和行为描述方式的混合使用189
10.7层次路径名191
10.8共享任务和函数193
10.9属性195
10.10值变转储文件196
10.10.1四状态型VCD文件196
10.10.2拓展的VCD文件197
10.10.3示例198
10.10.4VCD文件格式200
10.11指定块201
10.12强度207
10.12.1驱动强度207
10.12.2电荷强度208
10.13竞争的状况208
10.14命令行参变量210
10.15练习题211
1章验证
11.1编写测试平台213
11.2波形的生成214
11.2.1值序列214
11.2.2重复模式216
11.3测试平台举例221
11.3.1解码器221
11.3.2触发器223
11.4从文本文件中读取向量225
11.5向文本文件中写入向量228
11.6其他示例229
11.6.1时钟分频器229
11.6.2阶乘设计231
11.6.3序列检测器235
11.6.4LED序列237
11.7实用程序239
11.7.1检测x239
11.7.2将文件传递到任务中240
11.7.3操作码的调试241
11.7.4检测时钟脉冲是否出现丢失的情况242
11.7.5突发时钟发生器242
11.8练习题243
2章建模示例
12.1简单元素的建模245
12.2不同风格的建模方式249
12.3延迟的建模251
12.4真值表的建模254
12.5条件操作的建模256
12.6同步逻辑建模258
12.7通用移位寄存器262
12.8格雷码计数器263
12.9十进制数计数器264
12.10并行到串行转换器265
12.11状态机建模265
12.12状态机的交互268
12.13Moore有限状态机的建模272
12.14Mealy有限状态机的建模273
12.15简化的黑杰克程序275
12.16扫描单元278
12.177段BCD码译码器279
12.18实用程序280
12.19练习题281
附录A语法参考资料
A.1关键字282
A.2语法规则284
A.3语法284
参考文献315
索引316
内容摘要
本书简要介绍了Verilog硬件描述语言的基础知识，包括语言的基本内容和基本结构，以及利用该语言在各种层次上对数字系统的建模方法。书中列举了大量实例，帮助读者掌握语言本身和建模方法，对实际数字系统设计也很有帮助。第3版中添加了与Verilog2001有关的新内容。本书是VerilogHDL的初级读本，可作为计算机、电子、电气及自控等专业相关课程的教材，也可用作相关科研人员的参考书。
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