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XilinxFPGA原理及应用实例--基于ZynqSoC和VitisHLS

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作者编者:冯志宇//管春//胡蓉|责编:荀荟羽

出版社重庆大学

ISBN9787568943079

出版时间2024-02

装帧其他

开本其他

定价39.8元

货号1203230819

上书时间2024-06-13

大智慧小美丽
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   商品详情   

品相描述：全新
商品描述
目录
1  FPGA硬件平台概述
  1.1  FPGA介绍
    1.1.1  FPGA基本结构
    1.1.2  现代FPGA基本逻辑单元
  1.2  Zynq介绍
    1.2.1  Zynq架构简介
    1.2.2  Zynq PS简介
  1.3  PYNQ-Z2简介
2  Verilog HDL语法基础
  2.1  Verilog HDL概述
    2.1.1  Verilog HDL与C语言的区别
    2.1.2  Verilog HDL与VHDL的区别
    2.1.3  Verilog HDL与VHDL的共同特点
  2.2  Verilog HDL的关键字和标识符
    2.2.1  关键字
    2.2.2  标识符
  2.3  Verilog HDL基本结构
    2.3.1  Verilog HDL模块结构示例
    2.3.2  Verilog HDL的基本结构
  2.4  Verilog HDL的数据类型和常量
    2.4.1  逻辑值和常量
    2.4.2  Verilog HDL的数据类型
  2.5  Verilog HDL的运算符
    2.5.1  算术运算符和逻辑运算符
    2.5.2  关系运算符和等式运算符
    2.5.3  位运算符和缩减运算符
    2.5.4  移位运算符和拼接运算符
    2.5.5  条件运算符
    2.5.6  运算符的优先级
  2.6  Verilog HDL的基本语句
    2.6.1  赋值语句
    2.6.2  always和initial
    2.6.3  块语句
    2.6.4  条件语句
    2.6.5  循环语句
    2.6.6  task和function
    2.6.7  预编译指令
  2.7  Verilog HDL的抽象级别
    2.7.1  结构化描述方式
    2.7.2  数据流描述方式
    2.7.3  行为级描述方式
    2.7.4  混合描述方式
3  数字逻辑电路HDL描述方法
  3.1  组合逻辑电路HDL描述方法
    3.1.1  采用assign描述组合逻辑电路
    3.1.2  采用always块描述组合逻辑电路
    3.1.3  FPGA模块化设计
  3.2  时序逻辑电路HDL描述方法
    3.2.1  时序逻辑电路基础
    3.2.2  时序逻辑电路的一般描述方法

内容摘要
 本书以XilinxZynq-7000系列FPGA为平台，以VerilogHDL和C／C++语言
为基础，结合作者多年的教学经验，系统介绍了FPGA基础知识及Zynq架构、
VerilogHDL语法规则、组合／时序逻辑电路一般设计方法、数字逻辑电路HDL设计、ZynqSoC嵌入式开发及VitisHLS使用方法等内容。全书以PYNQ-Z2开发板为硬件平台，以Vivado、Vitis和VitisHLS为开发工具，由浅入深、循序渐进，通过多个精心设计的实际案例讲解，让读者逐步掌握基于HDL的FPGA设计、ZynqSoC嵌入式开发以及VitisHLSIP生
成与优化等FPGA设计与开
发主流方法。
本书以实例为主线，注重理论与实践相结合，可以作为高等院校通信工程、自动化控制工程、电子工程及其他相近专业的教材，也可作为FPGA爱好者的参考用书。

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