步步惊“芯”：—软核处理器内部设计分析

图书标准信息

• 作者 雷思磊 著
• 出版社 电子工业出版社
• 出版时间 2013-06
• 版次 1
• ISBN 9787121204890
• 定价 75.00元
• 装帧 平装
• 开本 16开
• 纸张 胶版纸
• 页数 500页
• 字数 800千字
• 正文语种 简体中文

【内容简介】

　　《步步惊“芯”：软核处理器内部设计分析》以开源32位软核处理器OR1200为研究对象，像引导读者如做解剖学实验那般，对其进行剖析，力图使读者对教科书上介绍的处理器有一个实践上的认识，打破处理器令人高深莫测的印象，同时使读者了解处理器设计的细节。OR1200包括CPU、MMU、Cache、总线接口、电源管理、中断控制和计时器单元等多个模块，对于不同的模块，根据其难易程度，采用指令驱动分析法、情景分析法及直接分析源代码等不同的分析方法，便于读者理解。
　　通过阅读《步步惊“芯”：软核处理器内部设计分析》，读者可以掌握一款成熟的软核处理器OR1200的设计思路、实现方法，同时更加深刻、具体地理解计算机组成原理、计算机体系结构等课程介绍的知识。

【作者简介】

　　雷思磊，理工男，好静，倡导低碳生活，常以环保人士自居，喜读书，自幼笃信“博观而约取厚积而薄发”，是故，所读书籍甚为驳杂，年近而立，尚不确定根本兴趣目标，一日，驻足书架之前，细览所读书籍，惊觉随岁月增长，关注点依次从应用编程、操作系统、驱动设计转移至处理器结构，此一脉络极其清晰，遂如醍醐灌顶，幡然醒悟，原来余根本兴趣目标在“底层”，在于从根本上理解世界之运行，遂耗数年时间钻研处理器工作原理，乃有些微收获，拙作当为数年辛苦之小结，然学无止境，科技发展亦日新月异，唯有持续钻研，方能大成，屈子曰：路漫漫其修远兮，吾将上下而求索。此言甚是，余定谨记而遵行之。

【目录】

第1章OpenRISC介绍
1.1开源软核处理器
1.2OpenRISC1000架构
1.3OR1200——OpenRISC1000架构的一个实现
1.3.1寻址模式
1.3.2位和字节次序
1.3.3寄存器集
1.3.4指令集
1.3.5异常模型
1.4OR1200代码组织
1.5本书的分析方法

第2章实验环境的搭建
2.1GNU开发工具链的安装
2.2GNU开发工具链的使用
2.2.1一个简单的汇编程序
2.2.2编译及ELF文件介绍
2.2.3链接
2.2.4Makefile文件
2.2.5使用OR1KSim模拟器运行程序
2.3创建OR1200运行的最小系统
2.3.1最小系统的创建
2.3.2运行仿真
2.3.3修改Makefile
2.3.4观察流水线
2.3.5流水线介绍
2.4本书的一些说明及定义
2.4.1一些说明
2.4.2一些定义

第3章QMEM剖析
3.1QMEM的作用
3.2Wishbone总线快速了解
3.3QMEM的Wishbone总线接口
3.3.1QMEM与CPU、IMMU的连接
3.3.2QMEM与ICache的连接
3.3.3QMEM与CPU、DMMU的连接
3.3.4QMEM与DCache的连接
3.4QMEM的内部RAM
3.5复位后取第一条指令的过程分析
3.5.1复位信号有效阶段
3.5.2复位信号无效后的第一个时钟周期上升沿
3.5.3复位信号无效后的第一个时钟周期的组合逻辑阶段
3.6第二条及后续指令的读取过程分析
3.6.1复位信号无效后的第二个时钟周期的上升沿
3.6.2复位信号无效后的第二个时钟周期的组合逻辑阶段

第4章数据处理类指令剖析
4.1数据处理类指令说明
4.2分析用例
4.3流水线的简单模型
4.4l.add指令分析
4.4.1l.add取指阶段的组合逻辑输出
4.4.2l.add取指阶段的时序逻辑输出
4.4.3l.add译码阶段的组合逻辑输出
4.4.4l.add译码阶段的时序逻辑输出
4.4.5l.add执行阶段的组合逻辑输出
4.4.6l.add执行阶段的时序逻辑输出
4.4.7第一条指令分析小结
4.5l.sfeqi指令分析
4.5.1l.sfeqi取指阶段的组合逻辑输出
4.5.2l.sfeqi取指阶段的时序逻辑输出
4.5.3l.sfeqi译码阶段的组合逻辑输出
4.5.4l.sfeqi译码阶段的时序逻辑输出
4.5.5l.sfeqi执行阶段的组合逻辑输出
4.5.6l.sfeqi执行阶段的时序逻辑输出
4.5.7第二条指令分析小结
4.6ALU分析
4.7流水线数据相关的解决方法
4.8定制属于自己的指令
4.9不完整流水线数据通路图

第5章特殊寄存器访问类指令剖析
5.1OR1200中的特殊寄存器
5.2第0组特殊寄存器
5.3特殊寄存器访问类指令说明
5.4分析用例
5.5l.mfspr指令分析
5.5.1l.mfspr取指阶段的组合逻辑输出
5.5.2l.mfspr取指阶段的时序逻辑输出
5.5.3l.mfspr译码阶段的组合逻辑输出
5.5.4l.mfspr译码阶段的时序逻辑输出
5.5.5l.mfspr执行阶段第1个时钟周期的组合逻辑输出
5.5.6l.mfspr执行阶段第1个时钟周期的时序逻辑输出
5.5.7l.mfspr执行阶段第2个时钟周期的组合逻辑输出
5.5.8l.mfspr执行阶段第2个时钟周期的时序逻辑输出
5.5.9l.mfspr指令分析小结
5.6l.mtspr指令分析
5.6.1l.mtspr执行阶段的组合逻辑输出
5.6.2l.mtspr执行阶段的时序逻辑输出
5.7SPRS分析
5.8完善流水线数据通路图

第6章转移类指令剖析
6.1延迟槽
6.2转移类指令说明
6.3分析用例
6.4l.bf指令分析
6.4.1l.bf取指阶段的组合逻辑输出
6.4.2l.bf取指阶段的时序逻辑输出
6.4.3l.bf译码阶段的组合逻辑输出
6.4.4l.bf译码阶段的时序逻辑输出
6.4.5l.bf执行阶段第1个时钟周期的组合逻辑输出
6.4.6l.bf执行阶段第2个时钟周期的组合逻辑输出
6.4.7l.bf执行阶段第2个时钟周期的时序逻辑输出
6.4.8l.bf指令分析小结
6.5l.jalr指令分析
6.5.1l.jalr取指阶段的组合逻辑输出
6.5.2l.jalr取指阶段的时序逻辑输出
6.5.3l.jalr译码阶段的组合逻辑输出
6.5.4l.jalr译码阶段的时序逻辑输出
6.5.5l.jalr执行阶段第1个时钟周期的组合逻辑输出
6.5.6l.jalr执行阶段第2个时钟周期的组合逻辑输出
6.5.7l.jalr执行阶段第2个时钟周期的时序逻辑输出
6.6转移类指令对处理器效率的影响
6.7继续完善流水线数据通路图

第7章异常处理类指令剖析
7.1OR1200中的异常分类
7.2OR1200中的异常处理过程
7.3异常处理类指令说明
7.4分析用例
7.5EXCEPTION模块的作用
7.6l.sys指令分析
7.6.1l.sys取指阶段的组合逻辑输出
7.6.2l.sys取指阶段的时序逻辑输出
7.6.3l.sys译码阶段的组合逻辑输出
7.6.4l.sys译码阶段的时序逻辑输出
7.6.5l.sys执行阶段的组合逻辑输出
7.6.6l.sys执行阶段的时序逻辑输出
7.6.7异常处理过程——FLU1状态
7.6.8异常处理过程——FLU2状态
7.6.9异常处理过程——FLU3状态
7.6.10异常处理过程——FLU4状态
7.6.11异常处理过程——FLU5状态
7.6.12l.sys分析小结
7.7l.trap指令分析
7.7.1l.trap译码阶段的时序逻辑输出
7.7.2l.trap执行阶段的组合逻辑输出
7.7.3l.trap执行阶段的时序逻辑输出
7.7.4异常处理过程——FLU1状态
7.7.5异常处理过程——FLU2状态
7.7.6l.trap分析小结
7.8l.rfe指令分析
7.8.1l.rfe取指阶段的组合逻辑输出
7.8.2l.rfe取指阶段的时序逻辑输出
7.8.3l.rfe译码阶段的组合逻辑输出
7.8.4l.rfe译码阶段的时序逻辑输出
7.8.5l.rfe执行阶段第1个时钟周期的组合逻辑输出
7.8.6l.rfe执行阶段第2个时钟周期的组合逻辑输出
7.8.7l.rfe执行阶段第2个时钟周期的时序逻辑输出
7.9继续完善流水线数据通路图

第8章乘法、除法类指令剖析
8.1串行乘法与并行乘法
8.1.1串行乘法
8.1.2并行乘法
8.2串行除法与并行除法
8.2.1串行除法
8.2.2并行除法
8.3乘法、除法类指令说明
8.4OR1200中关于乘法、除法的一些配置
8.5分析用例
8.6l.mul指令分析（串行乘法）
8.6.1l.mul取指阶段的组合逻辑输出
8.6.2l.mul取指阶段的时序逻辑输出
8.6.3l.mul译码阶段的组合逻辑输出
8.6.4l.mul译码阶段的时序逻辑输出
8.6.5l.mul执行阶段第1个时钟周期的组合逻辑输出
8.6.6l.mul执行阶段第1个时钟周期的时序逻辑输出
8.6.7l.mul执行阶段第2个时钟周期的组合逻辑输出
8.6.8l.mul执行阶段第2个时钟周期的时序逻辑输出
8.6.9l.mul执行阶段第33个时钟周期的时序逻辑输出
8.6.10l.mul执行阶段第34个时钟周期的组合逻辑输出
8.6.11l.mul执行阶段第34个时钟周期的时序逻辑输出
8.6.12l.mul执行
……