• 搭建你的数字积木——数字电路与逻辑设计(Verilog HDL&Vivado版)
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搭建你的数字积木——数字电路与逻辑设计(Verilog HDL&Vivado版)

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作者汤勇明、张圣清、陆佳华

出版社清华大学出版社

ISBN9787302466628

出版时间2017-06

装帧平装

开本32开

定价49元

货号25080378

上书时间2024-10-20

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品相描述:全新
商品描述
前言
前言
这是一本正规教材吗?看书名有点像儿童读物。这是一本设计开发手册吗?这里面怎么还有思考习题啊。其实,编者们也为这本书的名字费了不少神,这是本书的个书名建议,之后也揣摩了好几个,但到了后还是觉得这次取的名字好,因为它符合编者们当下对基于FPGA芯片的逻辑系统设计的核心理念。如果说对于国内的高校和企业来讲,20世纪90年代,PLD还是新兴技术,仅在高端产品和产品设计初期有所应用外,如今PLD产品已经成为业内绝大多数的逻辑系统设计的核心,也是大多数工程师的基本设计能力。这些年来,逻辑系统设计和FPGA编程类的新教材不断涌现。应该说,这些方面国内并不缺乏好的专业教材或工具书,但是作为编者的这几个人在分别经历多年相关课程教学、工程师培训、新技术推广等不同的工作后,总觉得教材可以编写得更像工具书一点,工具书可以再多点基础知识介绍。于是,几个人就凑在了一起,相互鼓励、相互督促做了一件他们想做但其实又不愿意做的事: 编写一本教材。以下是本书的编者们围绕逻辑系统设计和FPGA编程学习的几点认识,也是编写这本书的一些粗浅想法: (1) 传统逻辑设计教学的内容和体系与当前行业的需求和实际产生了偏差随着可编程逻辑器件(programmable logic device,PLD,包括现在的CPLD和FPGA)为主的新技术及其行业的快速发展,直接改变了基于数字系统核心的消费电子产品、工业系统、医疗仪器设备乃至专用逻辑芯片本身的设计,重点表现在逻辑系统的门电路规模门槛快速提升和设计方法的巨大变革。相比之下,成熟的传统逻辑设计教学体系与行业界的实际产生了偏差,例如: 在传统逻辑设计教学中常用的真值表和卡诺图等在实际行业设计中难觅踪影; 传统逻辑设计实验教学中常用的74系列或4000系列中规模单元芯片采购困难且价格高,使得教学实验项目难以为继; 传统逻辑设计中当作理论讲解的竞争与冒险变成逻辑设计工程师时时刻刻面对的实际问题; 实际工程应用中急需的模块化设计理念和团队合作能力在传统逻辑教学中基本缺失。(2) 逻辑设计教学从传统的基础理论课程更多转向为实践类课程传统的逻辑设计或数字电路课程都是各大电子信息专业的基础核心课程,在布尔代数基本理论基础上重点讲解组合逻辑系统的分析和设计、时序逻辑系统的分析和设计,再补充一些计算机结构中的基本单元作为其应用案例。这些内容也积累了大量考试题库,但大量题库都是限于四个逻辑变量及以下、JK触发器容易命题但实际远不如D触发器实用、竞争冒险作为理论概念难以在习题中体现、状态机是综合类应用内容且入选习题的工作状态数不宜过多等,与此对应的实际情况是基于FPGA开展实际逻辑系统设计,几十万门的逻辑系统需求很平常,状态机已经成为大多数逻辑系统设计的基本单元,产品设计不断追求高性能使得毛刺问题在每一个设计中均需要认真处理等。因此,很多理论分析工作在当前设计中不再适用,大量设计能力需要通过不断实践经验积累。(3) 逻辑设计门槛的降低和逻辑系统复杂度的提升对模块化设计提出更高要求FPGA设计培训并不困难,越来越多的工程师通过自学就掌握了FPGA设计的基本能力,但随着FPGA芯片规模的快速提升和芯片价格的持续下降,大量复杂逻辑系统均已在单芯片内实现,且产品设计的时间周期越来越短,大量的逻辑系统设计都需要工程师团队分工合作完成,同时大量基本逻辑单元和功能模块会重复利用,因此,模块化编程思想和设计团队的标准逻辑模块设计积累都十分重要。把产品设计比作搭积木,谁的逻辑模块积木多以及谁的专有逻辑模块积木多会左右一个产品的市场成败。基于上述理念,本书希望建设成能满足目前从逻辑设计入门到具备基本逻辑设计工程师能力的学习道路上的教材或参考书。在组织规划过程中贯穿了以下几点思路: (1) 以目前主流且实用的FPGA和Verilog HDL为基础更新逻辑设计理论基础教学主线; (2) 将Vivado集成设计开发环境在第1章中就呈现给读者,让读者从一开始就能利用该开发工具学习具体逻辑设计; (3) 淡化以往卡诺图、真值表这类效率低且目前实用性不强的设计方法,强化基于硬件表述语言的硬件编程设计思想,区分软件编程常规的指令语句单步运行思维模式; (4) 突出模块化编程思想并详细介绍IP设计封装和调用办法; (5) 常用逻辑模块及逻辑系统案例选取由浅入深,设计过程和例程尽量详细,替代一般实验指导书。综上,本书具体分成三大部分: 部分逻辑设计基础(共六章); 第二部分常用逻辑设计模块(共五章); 第三部分逻辑系统设计案例(共六章)。将常用逻辑模块突显出来,主要是希望更多反映模块化编程思想和逻辑系统设计团队分工合作的趋势。本书的编辑整理工作得到东南大学教务处的立项支持,并在Xilinx大学计划的支持下进行,相关章节内容邀请了Xilinx大学计划的应用工程师团哲恒、实习生崔宏宇,以及东南大学电子科学与工程学院电路与系统方向的研究生参与整理,在此一并感谢。本书编辑整理均在编者的日常教学和大学计划工作之余进行,并分工合作完成,系统性和文字风格一致性可能会有所差异,并难免一些错漏,有待读者不断指出并修改。编者们也会持续补充设计案例并整理教学应用相关的教学资料,也希望大家能不断反馈相关意见,使本书能得到良好的修编,改进目标和方向。编著者2017年3月



导语摘要
本书系统论述了数字电路与逻辑设计的理论、方法与实践技术。全书基于Verilog HDL与Vivado开发环境,共18章,详尽介绍了如下内容: 逻辑设计与Vivado基础、布尔代数与Verilog HDL基础、组合逻辑电路设计基础、时序逻辑电路设计基础、有限状态机设计基础、逻辑设计工程技术基础、Vivado数字积木流程、串行通信接口控制器、RAM接口控制器、字符点阵显示模块接口控制器、VGA接口控制器、数字图像采集、数字逻辑系统设计案例、单周期CPU设计案例、数字信号处理设计案例(FIR)、数字图像处理设计案例、大学生FPGA设计案例以及Xilinx资源导读。为便于教师和广大读者学习与动手实践,本书配套提供了教学课件、教学视频及程序代码等教学资源。本书适合作为普通高等院校电子信息类、电气信息类、自动化类专业的本科生教材,也可作为相关专业研究生参考教材,并适合作为电子与电气工程技术领域的科研工程技术人员的参考用书。

作者简介
汤勇明  教授,东南大学电子科学与工程学院副院长,先后参与完成了国家重点基础研究发展(973)计划项目、国家高技术发展(863)计划项目、国防科研项目、江苏省成果转化基金项目、国内外企业合作项目等大量科研项目与课题。参与“电子系统设计”等多门课程的教学工作,所指导的本科生、研究生多次参加各类竞赛并获奖。主持和参与校教学改革项目多项,先后获江苏省教学成果奖一等奖和二等奖各1次,江苏省科技进步一等奖1次。发表国际杂志、国际会议论文多篇,先后被SCI、EI、ISTP等收录,出版著作1部,累计已获授权国家发明专利超过10项。张圣清  博士,任教于东南大学信息科学与工程学院,负责“通信系统”综合课设计,“数字图像处理”等多门FPGA设计技术相关课程,具有丰富的学生创新创业与竞赛指导经验,所指导的学生团队曾多次夺得全国大学生电子设计竞赛一等奖。陆佳华  Xilinx学术合作亚太区经理,于2006年加入Xilinx公司,主要负责Xilinx公司在亚太区学术圈的教学与科研合作。在可编程逻辑器件领域有超过10年的研发及市场经验。曾参与了多个Xilinx技术应用指导项目的开发,同时也编著了全球本NetFPGA开发指导图书以及本Zynq开发指导图书。

目录

目录


 


部分逻辑设计基础


 


1


 


1.1


 


1.2Verilog HDL


 


1.2.1


 


1.2.2Verilog HDL


 


1.3PLD


 


1.3.1


 


1.3.2FPGA


 


1.3.3Xilinx FPGA


 


1.3.4FPGA


 


1.4Vivado


 


1.4.1Vivado


 


1.4.2Vivado


 


1.4.3Vivado


 


2


 


2.1


 


2.1.1


 


2.1.2


 


2.2


 


2.2.1


 


2.2.2


 


2.3


 


2.3.1


 


2.3.2


 


2.4Verilog HDL


 


2.4.1Verilog HDL


 


2.4.2Verilog HDL


 


2.4.3Verilog HDL


 


3


 


3.1


 


3.1.1


 


3.1.2


 


3.1.3


 


3.1.4


 


3.2


 


3.2.1if


 


3.2.2case


 


3.3


 


3.3.1for


 


3.3.2repeat


 


3.3.3while


 


3.3.4forever


 


3.4always


 


3.4.1


 


3.4.2


 


3.5


 


3.5.1


 


3.5.2


 


3.6


 


3.6.1


 


3.6.2


 


3.6.3


 


3.6.4


 


3.6.5


 


3.7


 


4


 


4.1


 


4.1.1


 


4.1.2


 


4.1.3


 


4.1.4


 


4.1.5


 


4.2


 


4.2.11


 


4.2.2N


 


4.2.3


 


4.3


 


4.3.1


 


4.3.28


 


4.4


 


4.4.1


 


4.4.2


 


4.4.3


 


4.5


 


4.5.1


 


4.5.2


 


4.6


 


5


 


5.1


 


5.1.1


 


5.1.2Mealy


 


5.1.3


 


5.2


 


5.3


 


5.3.1


 


5.3.2ADC


 


5.3.3


 


5.4


 


6


 


6.1


 


6.2


 


6.2.1


 


6.2.2


 


6.3


 


6.3.1


 


6.3.2


 


6.4Verilog HDL


 


6.4.1


 


6.4.2


 


6.4.3


 


6.4.4


 


6.5Xilinx


 


 


第二部分常用逻辑设计模块


 


7


 


7.1IP


 


7.2


 


7.3IP


 


7.4


 


8


 


8.1UART


 


8.1.1UART


 


8.1.2UART


 


8.2PS/2


 


8.2.1PS/2


 


8.2.2PS/2


 


8.3SPI


 


8.3.1SPI


 


8.3.2SPI


 


8.4I2C


 


8.4.1I2C


 


8.4.2I2C


 


8.5


 


9


 


9.1


 


9.1.1FIFO


 


9.1.2


 


9.1.3


 


9.2


 


9.2.1DRAM


 


9.2.2DDR SDRAM


 


9.2.3DDR SDRAM


 


9.3


 


10


 


10.1


 


10.1.1LCD


 


10.1.2


 


10.1.3


 


10.2


 


10.2.1OLED


 


10.2.2OLED


 


10.2.3OLED


 


10.3


 


11


 


11.1CRT


 


11.2VGA


 


11.2.1VGA


 


11.2.2VGA


 


11.2.3


 


11.3VGA


 


11.3.1VGA


 


11.3.2VGA


 


11.3.3VGA IP


 


11.4


 


12


 


12.1


 


12.2


 


12.2.1


 


12.2.2OV7725


 


12.2.3OV7725 SCCB


 


12.2.4OV7725


 


12.2.5OV7725


 


12.2.6Block RAM


 


12.2.7VGA


 


12.3


 


12.4


 


12.4.1


 


12.4.2


 


12.5


 


第三部分逻辑系统设计案例


 


13


 


13.1


 


13.1.1


 


13.1.2


 


13.2


 


13.3


 


13.3.1


 


13.3.2


 


13.4


 


14


 


14.1


 


14.1.1


 


14.1.2


 <

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