数字逻辑原理与FPGA设计
￥ 22.37 4.6折 ￥ 49 九五品
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作者刘昌华 等编著
出版社北京航空航天大学出版社
ISBN9787512417663
出版时间2015-08
版次1
装帧平装
开本16开
纸张胶版纸
页数335页
字数99999千字
定价49元
上书时间2024-11-30
商品详情
- 品相描述：九五品
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基本信息
书名:数字逻辑原理与FPGA设计
定价：49.00元
作者:刘昌华 等编著
出版社：北京航空航天大学出版社
出版日期：2015-08-01
ISBN：9787512417663
字数：493000
页码：335
版次：2
装帧：平装
开本：16开
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内容提要
书中列举的设计实例都经QuartusII9．1工具编译通过，并在DE2115开发板上通过了硬件测试，可直接使用。本书配有多媒体教学课件PPT，可作为普通高等院校计算机、电子、通信、自动控制等专业的基础课教材，也可作为成人自学考试用书及电子设计工程师技术培训的指导教材。从事数字逻辑电路和系统设计的电子工程师亦可将本书内容作为参考。
目录
章 绪 论1．1 数字时代1．1．1 模拟信号1．1．2 数字信号1．2 数字系统1．2．1 数字技术的优势1．2．2 数字逻辑电路1．2．3 数字系统的组成1．2．4 典型的数字系统———计算机1．2．5 数字逻辑的内容及研究方法1．3 数制及其转换1．3．1 数 制1．3．2 数制转换1．4 带符号二进制数的代码表示1．5 编 码1．5．1 BCD码1．5．2 格雷码1．5．3 奇偶校验码1．5．4 ASCII码1．6 习 题第2章 逻辑代数基础2．1 逻辑代数的基本概念2．1．1 逻辑变量及基本运算2．1．2 逻辑表达式2．1．3 逻辑代数的公理2．2 逻辑函数2．2．1 逻辑函数的定义2．2．2 逻辑函数的表示法2．2．3 复合逻辑2．3 逻辑函数的标准形式2．3．1 项及项表达式2．3．2 项及项表达式2．3．3 逻辑函数表达式的转换方法2．3．4 逻辑函数的相等2．4 逻辑代数的重要定理2．4．1 重要定理2．4．2 重要定理与项、项之间的关系2．5 逻辑函数化简2．5．1 代数化简法2．5．2 卡诺图化简法2．5．3 具有任意项的逻辑函数的化简2．6 习 题第3章 组合逻辑电路3．1 逻辑门电路的外特性3．1．1 简单逻辑门电路3．1．2 复合逻辑门电路3．1．3 门电路的主要外特性参数3．1．4 正逻辑与负逻辑3．2 组合逻辑电路分析3．2．1 组合逻辑电路的基本特点3．2．2 分析流程3．2．3 计算机中常用组合逻辑电路分析举例3．3 组合逻辑电路的设计3．4 设计方法的灵活运用3．4．1 逻辑代数法3．4．2 利用无关项简化设计3．4．3 分析设计法3．5 组合逻辑电路的险象3．5．1 险象的产生与分类3．5．2 险象的判断与消除3．6 计算机中常用的组合逻辑电路设计3．6．1 8421码加法器3．6．2 七段译码器3．6．3 多路选择器与多路分配器3．7 习 题第4章 时序逻辑电路分析4．1 时序逻辑电路模型4．2 触发器4．2．1 基本R S触发器4．2．2 常用触发器4．2．3 各类触发器的相互转换4．2．4 集成触发器的主要特性参数4．3 同步时序逻辑分析4．3．1 同步时序逻辑电路描述4．3．2 同步时序逻辑分析4．4 异步时序逻辑电路分析4．5 计算机中常用的时序逻辑电路4．5．1 寄存器4．5．2 计数器4．5．3 节拍发生器4．6 习 题第5章 时序逻辑电路设计5．1 同步时序逻辑设计的基本方法5．2 建立原始状态图5．3 状态化简5．3．1 状态化简的基本原理5．3．2 完全定义状态化简方法5．4 状态编码5．4．1 确定存储状态所需的触发器个数5．4．2 用相邻编码法实现状态编码5．5 确定激励函数及输出方程5．5．1 选定触发器类型5．5．2 求激励函数及输出函数5．5．3 电路的“挂起”及恢复问题5．6 脉冲异步时序电路的设计方法5．7 时序逻辑设计举例5．7．1 序列检测器设计5．7．2 计数器设计5．7．3 基于MSI器件实现任意模值计数器5．8 习 题第6章 可编程逻辑器件6．1 可编程逻辑器件概述6．1．1 可编程逻辑器件的发展历程6．1．2 可编程逻辑器件分类6．1．3 可编程逻辑器件的结构6．2 简单PLD原理6．2．1 PLD中阵列的表示方法6．2．2 PROM6．2．3 PLA 器件6．2．4 PAL器件6．2．5 GAL器件6．3 CPLD6．3．1 CPLD的基本结构6．3．2 Altera公司MAX系列CPLD简介6．4 FPGA6．4．1 FPGA 的基本结构6．4．2 Altrea公司FPGA 系列FLEX10K器件的结构6．4．3 嵌入阵列块(EmbeddedArrayBlock,EAB)6．4．4 逻辑阵列块(LogicArrayBlock,LAB)6．4．5 逻辑单元(LogicElement,LE)6．4．6 快速通道互连6．4．7 输入输出单元(IOE)6．5 习 题第7章 VHDL设计基础7．1 VHDL的基本组成7．1．1 实 体7．1．2 构造体7．1．3 程序包7．1．4 库7．1．5 配 置7．2 VHDL语言的基本要素7．2．1 VHDL语言的标识符7．2．2 VHDL语言的客体7．2．3 VHDL语言的数据类型7．2．4 VHDL语言的运算操作符7．3 VHDL语言的基本语句7．3．1 顺序描述语句7．3．2 并行语句7．4 常见组合逻辑电路的VHDL设计7．4．1 编码器、译码器、选择器7．4．2 数值比较器7．5 常见时序逻辑电路的VHDL设计7．5．1 触发器的VHDL设计7．5．2 锁存器和寄存器7．5．3 计数器7．6 习 题第8章 FPGA 设计基础8．1 EDA 技术概述8．1．1 EDA 技术的发展历程8．1．2 EDA 技术的主要内容8．1．3 EDA 技术的发展趋势8．2 FPGA 设计方法与设计流程8．2．1 基于FPGA 的层次化设计方法8．2．2 基于FPGA 技术的数字逻辑系统设计流程8．3 FPGA 设计工具QuartusII9．18．3．1 QuartusII9．1的特点8．3．2 QuartusII9．1设计流程8．4 QuartusII9．1设计入门8．4．1 启动QuartusII9．18．4．2 设计输入8．4．3 编译综合8．4．4 仿真测试8．4．5 硬件测试8．5 习 题第9章 数字逻辑实验指南9．1 基于原理图输入设计4位加法器9．1．1 设计提示9．1．2 QuartusII设计流程9．2 基于VHDL文本输入设计7段数码显示译码器9．2．1 设计提示9．2．2 QuartusII设计流程9．3 基于原理图输入设计M＝12加法计数器9．3．1 设计提示9．3．2 QuartusII设计流程9．4 基于Altera宏功能模块LPM_ROM 的4位乘法器设计9．4．1 设计提示9．4．2 QuartusII设计流程9．5 数字逻辑基础型实验9．5．1 实验1 加法器的FPGA 设计9．5．2 实验2 译码器的FPGA 设计9．5．3 实验3 计数器的FPGA 设计9．5．4 实验4 100分频十进制加法计数器FPGA 设计9．5．5 实验5 伪随机信号发生器FPGA 设计9．5．6 实验6 应用VHDL完成简单组合电路FPGA 设计9．5．7 实验7 应用VHDL完成简单时序电路FPGA 设计9．5．8 实验8 基于VHDL语言的4位多功能加法计数器FPGA 设计9．5．9 实验9 移位运算器FPGA 设计9．5．10 实验10 循环冗余校验(CRC)模块FPGA 设计9．6 习 题0章 数字系统的FPGA 设计附 录 网上资料与教学课件参考文献
作者介绍
序言
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