数字逻辑基础与Verilog硬件描述语言
￥ 35.04 5.9折 ￥ 59.8 九五品
仅1件
作者王秀娟,魏坚华,贾熹滨,张佳?h,陈军成
出版社清华大学出版社
ISBN9787302546719
出版时间2020-08
版次1
装帧平装
开本16开
纸张胶版纸
页数316页
定价59.8元
上书时间2024-05-07
商品详情
- 品相描述：九五品
- 商品描述
-
基本信息
书名:数字逻辑基础与Verilog硬件描述语言
定价：59.80元
作者:王秀娟,魏坚华,贾熹滨,张佳?h,陈军成
出版社：清华大学出版社
出版日期：2020-08-01
ISBN：9787302546719
字数：
页码：316
版次：2
装帧：平装
开本：16开
商品重量：
编辑推荐
内容提要
全书内容分为正文和附录两大部分，其中正文部分第1-3章介绍了数字逻辑的理论基础，包括数制、码制、逻辑代数基础以及硬件描述语言基础等；第4章介绍了组合电路的分析方法，常用逻辑功能电路的VerilogHDL建模方法以及典型功能模块的应用；第5-8章在分析锁存器/触发器工作原理和逻辑特性基础上，介绍了同步时序电路的分析方法，分别讨论了典型和一般同步时序电路的VeriloghHDL建模方法，并介绍了典型同步时序模块的应用方法
目录
Contents章信息表示11.1数制11.1.1基本概念11.1.2常用数制的表示21.2不同数制间的转换41.2.1其他进制数转换为十进制数41.2.2十进制数转换为其他进制数41.2.3二、八、十六进制数之间的转换61.3带符号二进制数的表示81.3.1真值与机器数81.3.2定点数与浮点数81.3.3原码91.3.4反码111.3.5补码121.3.6真值、原码、反码、补码之间的关系151.4编码171.4.1数值数据编码171.4.2非数值数据编码23本章小结25思考题 125习题126第2章逻辑代数基础282.1概述282.2逻辑代数中的基本概念302.3逻辑代数的基本运算332.3.1与运算332.3.2或运算342.3.3非运算352.4逻辑代数的基本定理及规则372.4.1逻辑代数的基本公理372.4.2逻辑代数的基本定理382.4.3逻辑代数的3个基本规则392.5逻辑函数的性质422.5.1复合逻辑432.5.2逻辑函数的基本表达式472.5.3逻辑函数的标准表达式482.6逻辑函数的化简552.6.1逻辑函数的代数化简法562.6.2逻辑函数的卡诺图化简法582.6.3具有无关项的逻辑函数及其化简69本章小结71思考题 273习题273第3章硬件描述语言基础773.1概述773.1.1发展历程773.1.2Verilog HDL的特点783.1.3Verilog HDL模块化设计理念793.2Verilog HDL基础知识793.2.1Verilog HDL模块结构793.2.2Verilog HDL中的词法表示843.2.3Verilog HDL的数据类型853.2.4Verilog HDL的运算符883.3Verilog HDL模块的3种建模方式933.3.1Verilog HDL模块的结构描述方式943.3.2Verilog HDL模块的数据流描述方式983.3.3Verilog HDL模块的行为描述方式100本章小结110思考题 3110习题3111第4章组合电路的逻辑分析与设计1134.1概述1134.2组合电路的逻辑分析1174.3组合电路的设计1214.4典型组合逻辑电路1254.4.1编码器1254.4.2译码器1304.4.3数据分配器1404.4.4数据选择器1424.4.5三态缓冲器1484.4.6数值比较电路1504.4.7加法器1534.4.8奇偶校验电路1564.5组合电路中的竞争与险象1584.5.1竞争与险象1594.5.2险象的分类1604.5.3逻辑险象的判断1624.5.4逻辑险象的消除163本章小结164思考题 4165习题4165第5章锁存器与触发器1705.1概述1705.2锁存器1715.2.1基本RS锁存器1715.2.2带控制端的RS锁存器1735.2.3D锁存器1745.2.4JK锁存器1755.3触发器1775.3.1正边沿D触发器1775.3.2负边沿JK触发器1785.3.3T触发器和T ′触发器1795.3.4带有复位/置位功能的触发器1795.4锁存器和触发器的区别1805.5触发器的Verilog HDL模型1815.5.1D触发器的Verilog HDL模型1815.5.2J\\|K触发器的Verilog HDL模型1825.6不同类型触发器之间的转换185本章小结186思考题 5186习题5187第6章时序电路概要和同步时序电路分析1896.1概述1896.1.1时序电路的基本结构1906.1.2时序电路的逻辑函数表达式1906.1.3时序电路的分类1916.1.4时序电路的描述方法1916.2同步时序电路的分析方法与步骤1946.3同步时序电路分析举例1956.4同步时序电路中的“挂起”现象200本章小结202思考题 6202习题6203第7章典型同步时序电路的设计与应用2057.1概述2057.2计数器2067.2.1基于触发器的二进制同步计数器设计2067.2.2同步二进制计数器的Verilog HDL描述2097.2.3多种编码十进制计数器的Verilog HDL参数化设计模型2127.2.4多功能4位二进制加法计数器模块及应用电路分析2167.2.5任意模数加1计数器的Verilog HDL参数化设计模型 2237.3寄存器及其Verilog HDL模型2257.4移位寄存器2277.4.1串行输入\\|串行输出结构的移位寄存器2277.4.2串行输入\\|并行输出结构的移位寄存器2287.4.3并行输入\\|串行输出结构的移位寄存器2297.4.4多功能移位寄存器2307.5移位寄存器型计数器2337.5.1环形计数器2337.5.2扭环形计数器2387.5.3最大长度移位型计数器2417.6节拍分配器2417.7序列信号发生器243本章小结245思考题 7245习题7246第8章一般同步时序电路的设计2498.1概述2498.2原始状态图（表）的建立2508.3状态化简2538.4状态分配2588.5一般同步时序电路设计举例2598.6Verilog HDL综合设计举例264本章小结277思考题 8278习题8279附录1基于Quartus环境和Verilog HDL的电路设计与仿真实例281附录2Logisim仿真平台操作简介296参考文献303
作者介绍
王秀娟，女，2000年毕业于山东大学电子工程系，获电子科学与技术专业学士学位；2003年毕业于山东大学信息科学与工程学院，获通信与信息系统硕士学位；2006年毕业于北京邮电大学电子工程系，获信号与信息处理专业博士学位，同年起在北京工业大学计算机学院任教，先后讲授数字逻辑、数字系统设计等课程，积累了丰富的教学经验，先后承担了多项教育教学项目，参与数字逻辑的教学视频录制，承担的数字逻辑课程2009年荣获北京工业大学精品课程，凭借“计数器”课件荣获第十五届全国多媒体课件大赛奖。
序言
-
【封面】
相关推荐
— 没有更多了 —
以下为对购买帮助不大的评价