Xilinx FPGA权威设计指南：基于Vivado 2018集成开发环境

图书标准信息

• 作者 何宾
• 出版社 电子工业出版社
• 出版时间 2018-10
• 版次 1
• ISBN 9787121349379
• 定价 129.00元
• 装帧 其他
• 开本 16开
• 纸张 胶版纸
• 页数 529页
• 字数 876千字

【内容简介】

本书系统地介绍了Xilinx新一代集成开发环境Vivado 2018的设计方法、设计流程和具体实现。全书共11章，内容包括Xilinx新一代UltraScale结构、Vivado集成设计环境导论、Vivado工程模式基本设计实现、Vivado非工程模式基本设计实现、创建和封装用户IP核流程、Vivado高级约束原理及实现、Vivado调试工具原理及实现、Vivado部分可重配置原理及实现、Vivado HLS原理详解、Vivado HLS实现过程详解、HDMI显示屏驱动原理和实现。 本书参考了Xilinx新一代的Vivado 2018设计套件设计资料，理论与应用并重，将Xilinx新一代的设计理论贯穿在具体的设计实现中。

【作者简介】

何宾 任教于北京化工大学信息学院，长期从事电子设计自动化方面的教学和科研工作，与全球多家知名的半导体厂商和EDA工具厂商大学计划保持紧密合作。目前已经出版EDA方面的著作共20余部，内容涵盖电路仿真、电路设计、FPGA、单片机、嵌入式系统等。典型的代表作有《Xilinx FPGA设计权威指南》《Xilinx All Programmable Zynq-7000 SoC设计指南》《Altium Designer13.0电路设计、仿真与验证权威指南》《Xilinx FPGA数字设计-从门级到行为级的双重描述》《Xilinx FPGA数字信号处理权威指南-从HDL、模型到C的描述》《模拟与数字系统协同设计权威指南-Cypress集成开发环境》。

【目录】

目    录

第 章  Xilinx新一代UltraScale结构1

1.1  UltraScale结构特点1

1.2  可配置逻辑块2

1.2.1  可配置逻辑块的特点2

1.2.2  多路复用器6

1.2.3  进位逻辑9

1.2.4  存储元素13

1.2.5  分布式RAM16

1.2.6  只读存储器（ROM）18

1.2.7  移位寄存器21

1.3  时钟资源和时钟管理模块23

1.3.1  时钟资源25

1.3.2  时钟管理模块28

1.4  块存储器资源29

1.5  专用的DSP模块33

1.6  SelectIO资源36

1.7  高速串行收发器41

1.8  PCI-E模块43

1.9  Interlaken集成块43

1.10  Ethernet模块43

1.11  系统监控器模块44

1.12  配置模块44

1.13  互联资源45

第 章  Vivado集成设计环境导论46

2.1  Vivado系统级设计流程46

2.2  Vivado功能和特性48

2.3  Vivado中电路结构的网表描述49

2.4  Vivado中工程数据的目录结构50

2.5  Vivado中Journal文件和Log文件功能50

2.5.1  Journal文件（Vivado.jou）50

2.5.2  Log文件（Vivado.log）51

2.6  Vivado两种设计流程模式52

2.6.1  工程模式和非工程模式不同点比较53

2.6.2  工程模式和非工程模式命令的不同53

2.7  Vivado中的XDC文件55

2.7.1  XDC的特性55

2.7.2  XDC与UCF比较55

2.7.3  约束文件的使用方法56

2.7.4  约束顺序56

2.7.5  XDC约束命令58

2.8  Vivado集成设计环境的启动方法59

2.9  Vivado集成设计环境主界面60

2.10  Vivado设计主界面及功能63

2.10.1  流程处理主界面及功能63

2.10.2  工程管理器主界面及功能64

2.10.3  工作区窗口66

2.10.4  设计运行窗口67

2.11  Vivado支持的属性68

第 章  Vivado工程模式基本设计实现76

3.1  创建新的设计工程76

3.2  创建并添加一个新的设计文件80

3.3  RTL详细描述和分析85

3.3.1  详细描述的实现85

3.3.2  生成HDL例化模板87

3.4  设计综合和分析89

3.4.1  综合过程的关键问题89

3.4.2  设计综合选项89

3.4.3  执行设计综合92

3.4.4  综合报告的查看96

3.5  设计行为级仿真97

3.6  创建实现约束102

3.6.1  实现约束的原理102

3.6.2  I/O规划器功能103

3.6.3  添加引脚约束104

3.6.4  添加简单的时钟约束109

3.7  设计实现和分析111

3.7.1  设计实现原理112

3.7.2  设计实现选项112

3.7.3  设计实现及分析117

3.7.4  静态时序分析123

3.8  设计时序仿真126

3.9  生成编程文件127

3.9.1  配置器件属性127

3.9.2  生成可编程文件128

3.9.3  生成可编程文件选项128

3.10  下载比特流文件到FPGA130

3.11  生成并烧写PROM文件132

第 章  Vivado非工程模式基本设计实现136

4.1  非工程模式基本命令和功能136

4.1.1  非工程模式基本命令列表136

4.1.2  典型Tcl脚本的使用137

4.2  Vivado集成开发环境分析设计138

4.2.1  启动Vivado集成开发环境138

4.2.2  打开设计检查点的方法139

4.3  修改设计路径139

4.4  设置设计输出路径140

4.5  读取设计文件140

4.6  运行设计综合141

4.7  运行设计布局142

4.8  运行设计布线144

4.9  生成比特流文件145

4.10  下载比特流文件145

第 章  创建和封装用户IP核流程148

5.1  Vivado定制IP流程148

5.2  创建并封装包含源文件的IP149

5.2.1  创建新的用于创建IP的工程149

5.2.2  设置定制IP的库名和目录150

5.2.3  封装定制IP的实现151

5.3  调用并验证包含源文件的IP设计155

5.3.1  创建新的用于调用IP的工程156

5.3.2  设置包含调用IP的路径156

5.3.3  创建基于IP的系统158

5.3.4  系统行为级仿真162

5.3.5  系统设计综合165

5.3.6  系统实现和验证166

5.4  创建并封装不包含源文件的IP166

5.4.1  创建网表文件166

5.4.2  创建新的设计工程167

5.4.3  设置定制IP的库名和目录168

5.4.4  封装定制IP的实现168

5.5  调用并验证不包含源文件的IP设计169

5.5.1  创建新的用于调用IP的工程169

5.5.2  设置包含调用IP的路径170

5.5.3  创建基于IP的系统170

5.5.4  系统设计综合171

第 章  Vivado高级约束原理及实现173

6.1  时序检查概念173

6.1.1  基本术语173

6.1.2  时序路径173

6.1.3  建立和保持松弛175

6.1.4  建立和保持检查176

6.1.5  恢复和去除检查179

6.2  时序约束概念180

6.2.1  时钟定义180

6.2.2  时钟组186

6.2.3  I/O延迟约束189

6.2.4  时序例外192

6.3  生成时序报告205

6.4  添加时序约束212

6.4.1  时序约束策略1212

6.4.2  时序约束策略2214

6.5  物理约束原理219

6.5.1  网表约束219

6.5.2  布局约束220

6.5.3  布线约束221

6.6  布局约束实现223

6.6.1  修改综合属性224

6.6.2  布局约束方法224

6.7  布线约束实现227

6.7.1  手工布线227

6.7.2  进入分配布线模式228

6.7.3  分配布线节点230

6.7.4  取消分配布线节点230

6.7.5  完成并退出分配布线模式230

6.7.6  锁定LUT负载上的单元输入231

6.7.7  分支布线231

6.7.8  直接约束布线233

6.8  修改逻辑实现233

6.9  配置约束原理235

6.10  增量编译235

6.10.1  增量编译流程235

6.10.2  运行增量布局和布线236

6.10.3  使用增量编译238

6.10.4  增量编译高级分析240

第 章  Vivado调试工具原理及实现241

7.1  设计调试原理和方法241

7.2  创建新的设计242

7.2.1  创建新的FIFO调试工程242

7.2.2  添加FIFO IP到设计中243

7.2.3  添加顶层设计文件246

7.2.4  使用HDL例化添加FIFO到设计中247

7.2.5  添加约束文件251

7.3  网表插入调试探测流程方法及实现253

7.3.1  网表插入调试探测流程的方法253

7.3.2  网表插入调试探测流程的实现255

7.4  使用添加HDL属性调试探测流程261

7.5  使用HDL例化调试核调试探测流程262

7.6  VIO原理及应用267

7.6.1  设计原理267

7.6.2  添加VIO核268

7.6.3  生成比特流文件271

7.6.4  下载并调试设计272

第 章  Vivado部分可重配置原理及实现274

8.1  可重配置导论274

8.1.1  可重配置的概念274

8.1.2  可重配置的应用275

8.1.3  可重配置的特点278

8.1.4  可重配置术语解释280

8.1.5  可重配置的要求282

8.1.6  可重配置的标准283

8.1.7  可重配置的流程285

8.2  基于工程的部分可重配置实现285

8.2.1  设计原理285

8.2.2  建立可重配置工程289

8.2.3  创建新的分区定义291

8.2.4  添加新的可重配置模块292

8.2.5  设置不同的配置选项294

8.2.6  定义分区的布局298

8.2.7  执行DRC301

8.2.8  实现第一个运行配置并生成比特流文件302

8.2.9  实现第二个运行配置并生成比特流文件304

8.2.10  实现第三个运行配置并生成比特流文件304

8.2.11  实现第四个运行配置并生成比特流文件305

8.2.12  下载不同运行配置的部分比特流305

8.3  基于非工程的部分可重配置实现307

8.3.1  查看脚本307

8.3.2  综合设计309

8.3.3  实现第一个配置310

8.3.4  实现第二个配置315

8.3.5  验证配置317

8.3.6  生成比特流317

8.3.7  部分重配置FPGA318

8.4  部分重配置控制器PRC的原理及应用320

8.4.1  部分重配置控制器原理320

8.4.2  实现原理324

8.4.3  创建和配置新的设计325

8.4.4  添加ILA核327

8.4.5  添加和设置PRC核328

8.4.6  设置不同的配置选项331

8.4.7  定义分区的布局334

8.4.8  实现第一个运行配置并生成比特流文件335

8.4.9  实现第二个运行配置并生成比特流文件337

8.4.10  实现第三个运行配置并生成比特流文件337

8.4.11  创建板支持包工程338

8.4.12  创建应用程序工程339

8.4.13  创建zynq_fsbl应用343

8.4.14  创建启动镜像343

8.4.15  从SD卡启动引导系统345

第 章  Vivado HLS原理详解347

9.1  高级综合工具概述347

9.1.1  高级综合工具的功能和特点347

9.1.2  Vivado HLS工具的优势348

9.1.3  HLS中使用术语说明349

9.1.4  从C中提取硬件结构350

9.1.5  不同的命令对HLS综合结果的影响352

9.2  高级综合工具调度和绑定354

9.2.1  高级综合工具调度355

9.2.2  高级综合工具绑定355

9.3  C代码的关键属性356

9.3.1  函数357

9.3.2  类型357

9.3.3  循环364

9.3.4  数组366

9.3.5  I/O端口366

9.3.6  运算符367

9.4  C代码级和RTL级算法验证368

9.5  添加命令370

9.6  延迟和吞吐量的概念373

9.6.1  设计延迟373

9.6.2  设计吞吐量374

9.7  改善延迟374

9.7.1  延迟最小化374

9.7.2  用户延迟的定义375

9.7.3  循环的处理377

9.8  改善吞吐量380

9.8.1  数据流优化381

9.8.2  流水线优化384

9.9  性能瓶颈——数组390

9.9.1  数组分割391

9.9.2  数组重组394

9.9.3  数据打包395

9.10  改善面积和资源396

9.10.1  绑定配置396

9.10.2  分配命令397

9.10.3  指定资源397

9.10.4  函数内联398

9.10.5  循环合并和平坦化401

9.10.6  映射数组401

9.10.7  任意精度整数403

9.11  I/O类型404

9.11.1  组合和时序逻辑设计404

9.11.2  Vivado HLS I/O选项405

9.11.3  模块级协议说明408

9.11.4  端口级I/O协议412

9.12  命令和编译指示422

第 章