数字系统集成电路设计导论

图书标准信息

• 作者 张金艺 李娇 朱梦尧 周多 姜玉稀 编
• 出版社 清华大学出版社
• 出版时间 2017-01
• 版次 1
• ISBN 9787302452980
• 定价 59.00元
• 装帧 其他
• 开本 16开
• 纸张 胶版纸
• 页数 374页
• 字数 591千字

【内容简介】

本教材是一本适用于电子技术与电子工程类专业读者的集成电路设计方面的教材，期望读者通过对本教材的学习，对数字系统集成电路设计基本知识和关键技术有一个较全面的了解和掌握； 同时，根据对应专业的特点，使读者对集成电路可测试性设计有关知识和当今较先进的集成电路设计方法及Verilog HDL硬件描述语言在集成电路设计全过程的运用也有所了解。本教材内容涵盖设计方法学、生产工艺、EDA相关微电子学基础知识、软件工具、设计步骤、Verilog HDL硬件描述语言、测试方法、可测试性设计和SoC设计等集成电路设计方面的关键知识点。

【目录】

目录

第1章集成电路设计进展

 

1.1引言

 

1.1.1集成电路的发展简史

 

1.1.2集成电路制造工艺的发展

 

1.1.3集成电路产业结构经历的变革

 

1.1.4集成电路与电子信息技术

 

1.2集成电路设计需具备的关键条件及分类方式

 

1.2.1集成电路设计需具备的4个关键条件

 

1.2.2集成电路的分类方式

 

1.3集成电路设计方法与EDA工具发展趋势

 

1.3.1集成电路设计方法的演变

 

1.3.2常用的集成电路设计方法

 

1.3.3集成电路EDA工具的发展趋势

 

习题

 

参考文献

 

第2章集成电路制造工艺

 

2.1集成电路制造工艺与制造流程介绍

 

2.1.1集成电路制造工艺介绍

 

2.1.2CMOS工艺简介

 

2.1.3以硅工艺为基础的集成电路生产制造流程

 

2.1.4集成电路制造工艺的新技术与新发展

 

2.2CMOS电路版图

 

2.2.1CMOS逻辑电路

 

2.2.2CMOS版图设计（基于CMOS反相器）

 

2.3系统中各种延迟特性分析

 

2.3.1延迟特性简介

 

2.3.2CMOS反相器的门延迟

 

参考文献

 

第3章数字集成电路设计描述与仿真

 

3.1数字集成电路的设计描述

 

3.1.1数字集成电路设计的层次化设计及描述域

 

3.1.2集成电路设计的描述方式

 

3.2集成电路逻辑仿真与时序分析

 

3.2.1集成电路设计验证

 

3.2.2集成电路设计验证中的逻辑仿真

 

3.2.3集成电路设计中的时序分析

 

3.2.4逻辑仿真与时序分析不足

 

3.3仿真建模与仿真流程

 

3.3.1数字系统仿真模型的建立

 

3.3.2数字系统仿真流程 

 

3.4常用集成电路逻辑仿真工具介绍

 

3.4.1ModelSim工具

 

3.4.2VCS工具

 

3.4.3Quartus Ⅱ工具

 

3.4.4Cadence公司逻辑仿真工具

 

3.4.5Prime Time工具

 

3.5系统验证

 

3.5.1验证方法学和验证语言

 

3.5.2UVM简介

 

3.5.3基于System Verilog的UVM类库

 

3.5.4UVM举例

 

习题

 

参考文献

 

第4章数字集成电路设计综合

 

4.1设计综合概述

 

4.1.1设计综合发展及分类

 

4.1.2集成电路高层次综合简述

 

4.1.3集成电路版图综合简述

 

4.2集成电路逻辑综合

 

4.2.1概述

 

4.2.2HDL编码风格与逻辑综合

 

4.2.3设计约束的施加

 

4.2.4设计约束的估算

 

4.2.5高级时钟约束

 

4.3DC工具使用流程

 

4.3.1DC图形模式使用

 

4.3.2DC命令模式使用

 

习题

 

 

参考文献

 

第5章集成电路测试与可测试性设计

 

5.1集成电路测试技术概述

 

5.1.1集成电路测试原理

 

5.1.2集成电路测试的分类

 

5.1.3自动测试设备介绍

 

5.2数字集成电路中的故障模型

 

5.2.1缺陷、失效和故障的概念和区别

 

5.2.2常用的几种故障模型

 

5.2.3故障的压缩和故障冗余

 

5.3逻辑模拟和故障模拟

 

5.3.1逻辑模拟算法

 

5.3.2故障模拟算法

 

5.4组合电路测试生成

 

5.4.1代数法

 

5.4.2路径敏化法

 

5.4.3D算法

 

5.4.4组合电路测试生成算法总结

 

5.5可测试性设计

 

5.5.1专用可测试性设计技术

 

5.5.2扫描路径法

 

5.5.3边界扫描法

 

5.5.4内建自测试法

 

5.6SoC测试技术

 

5.6.1基于核的SoC测试的基本问题

 

5.6.2SoC测试结构

 

5.6.3IEEE P1500标准

 

5.6.4SoC的测试策略

 

5.7纳米技术时代测试技术展望

 

习题

 

 

参考文献

 

第6章Verilog HDL数字系统设计

 

6.1Verilog HDL入门知识

 

6.1.1Verilog HDL概述

 

6.1.2Verilog HDL设计方法

 

6.1.3Verilog HDL中的模块

 

6.1.4Verilog HDL中对所用词的约定法则

 

6.1.5数、数据类型与变量

 

6.1.6运算表达式中的运算符与操作数

 

6.2Verilog HDL行为描述与建模

 

6.2.1行为建模的基本程序架构

 

6.2.2块结构

 

6.2.3块结构中的常用程序语句

 

6.2.4赋值语句

 

6.2.5块结构中的时间控制

 

6.2.6行为描述与建模中的任务和函数

 

6.3Verilog HDL结构描述与建模

 

 

6.3.1结构建模的基本程序架构

 

6.3.2层次化设计中的结构描述与建模

 

6.3.3基于Verilog HDL内置基本逻辑门的结构描述与建模

 

6.4Verilog HDL仿真模块与模块仿真

 

6.4.1Verilog HDL仿真模块构建

 

6.4.2Verilog HDL系统任务和系统函数

 

习题

 

 

参考文献

 

附录：第6章习题技术要求与仿真要求参考

 

第7章系统集成电路SoC设计

 

7.1系统集成电路SoC设计简介

 

7.1.1集成电路设计方法的演变

 

7.1.2SoC概述

 

7.1.3SoC设计面临的新挑战

 

7.1.4SoC设计对IP的挑战

 

7.1.5SoC设计的标准化

 

7.2SoC的关键技术

 

7.2.1IP核复用设计

 

7.2.2软/硬件协同设计

 

7.2.3互连效应

 

7.2.4物理综合

 

7.2.5低功耗设计

 

7.3SoC设计思想与设计流程

 

7.3.1SoC设计思想

 

7.3.2SoC设计流程

 

7.3.3基于复用平台的SoC设计

 

7.4IP核复用技术与IP核设计标准化

 

7.4.1IP核技术的进展

 

7.4.2IP核设计流程

 

7.4.3IP核的设计验证

 

7.4.4IP核的复用技术

 

7.5片上总线

 

7.5.1源于传统微机总线的片上总线

 

7.5.2片上总线接口标准

 

7.5.3片上总线的层次化结构

 

7.5.4AMBA总线

 

7.5.5Avalon总线

 

7.5.6OCP总线

 

7.5.7主从式Wishbone总线

 

7.5.8CoreConnect总线

 

习题

 

参考文献

 

英语缩略语