从CPU到SoC的设计与实现：基于高云云源软件和FPGA硬件平台
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浙江嘉兴
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作者编者:何宾//罗显志|
出版社电子工业
ISBN9787121462955
出版时间2024-03
装帧平装
开本其他
定价79元
货号31998836
上书时间2024-11-05
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商品详情
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作者简介
何宾，国内知名的嵌入式系统和电子信息技术专家，长期从事嵌入式系统和信号处理方面的教学和科研工作。与包括意法半导体在内的全球多家知名的半导体厂商和EDA工具厂商大学计划部门保持密切合作。已经出版电子信息方面的著作近80部，内容涵盖电路仿真、电路设计、可编程逻辑器件、单片机、嵌入式系统等。典型的代表作有《STC单片机原理及应用》《EDA原理及VerilogHDL实现》《ARMCortex-M0全可编程SoC原理及实现》《AltiumDesigner15.0电路仿真、设计、验证与工艺实现权威指南》《XilinxFPGA数字信号处理权威指南》等。
目录
第1章 Verilog HDL规范进阶
1.1 Verilog HDL用户自定义原语
1.1.1 UDP定义
1.1.2 组合电路UDP
1.1.3 电平敏感的时序UDP
1.1.4 边沿敏感的时序UDP
1.1.5 时序UDP的初始化
1.1.6 UDP实例
1.1.7 边沿和电平触发的混合行为
1.2 Verilog HDL指定块
1.2.1 模块路径声明
1.2.2 为路径分配延迟
1.2.3 混合模块路径延迟和分布式延迟
1.2.4 驱动布逻辑
1.2.5 脉冲过滤行为的详细控制
1.3 Verilog HDL时序检查
1.3.1 时序检查概述
1.3.2 使用稳定窗口的检查时序
1.3.3 时钟和控制信号的时序检查
1.3.4 边沿控制标识符
1.3.5 提示符：用户定义对时序冲突的响应
1.3.6 使能带有条件的时序检查
1.3.7 时序检查中的矢量信号
1.3.8 负时序检查
1.4 Verilog HDL SDF逆向注解
1.4.1 SDF注解器
1.4.2 映射SDF结构到Verilog
1.4.3 多个注解
1.4.4 多个SDF文件
1.4.5 脉冲限制注解
1.4.6 SDF到Verilog延迟值映射
1.5 Verilog HDL的VCD文件
1.5.1 Vivado创建四态VCD文件
1.5.2 Verilog源创建四态VCD文件
1.5.3 四态VCD文件格式
1.6 编译高云FPGA仿真库
1.6.1 功能仿真库的安装
1.6.2 时序仿真库的安装
第2章 加法器和减法器的设计和验证
2.1 加法器的设计
2.1.1 一位半加器的实现
2.1.2 一位全加器的实现
2.1.3 串行进位加法器的实现
2.1.4 串行进位加法器的验证
2.1.5 超前进位加法器的实现
2.1.6 超前进位加法器的验证
2.2 减法器的设计
2.2.1 一位半减器的实现
2.2.2 一位全减器的实现
2.2.3 负数的表示方法
内容摘要
本书首先对VerilogHDL的高阶语法知识进行了详细介绍，然后基于高云半导体和西门子的云源软件和Modelsim软件对加法器、
减法器、乘法器、除法器和浮点运算器的设计进行了综
合和仿真，最后以全球经典的无内部互锁流水级微处理器（MIPS）指令集架构（ISA）为基础，详细介绍了单周期MIPS系统的设计、多周期MIPS系统的设计，以及流水线MIPS系统的设计，并使用高云半导体的云源软件和GAO在线逻辑分析工具对设计进行综合和验证，以验证设计的正确性。
本书共8章，主要内容包括VerilogHDL规范进阶、
加法器和减法器的设计和验证、乘法器和除法器的设计和验证、浮点运算器的设计和验证、Codescape的下载安装和使用指南、单周期
MIPS系统的设计和验证、
多周期MIPS系统的设计和验证，以及流水线MIPS系统的设计和验证等内容。
本书可作为高等学校电子信息类专业和计算机类专业学生学习CPU设计和SoC设计的参考教材，也可作为从事集成电路设计的工程师的参考用书。
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