Verilog HDL高级数字设计

图书标准信息

• 作者 西里提
• 出版社 电子工业出版社
• 出版时间 2004-05
• 版次 1
• ISBN 9787505396647
• 定价 89.00元
• 装帧 平装
• 开本 其他
• 纸张 胶版纸
• 页数 985页
• 字数 1411千字

【内容简介】

本书通过大量完整的实例讲解了使用Verilog HDL进行超大规模集成电路设计的结构化建模方法、关键步骤和设计验证方法等实用内容。全书共分11章，涵盖了建模、结构平衡、功能验证、故障模拟和逻辑合成等关键问题，还有合成后设计确认、定时分析及可测性设计等内容。 本书结构清晰，内容组织合理，适用于计算机、电子等相关专业本科高年级学生或研究生课程，同时也适用于对学习Verilog HDL及其在现代集成电路设计流中的应用感兴趣的专业工程师和技术人员。

【目录】

1. 数字设计方法概述

2. 组合逻辑设计回顾

3. 时序逻辑设计基础

4. Verilog逻辑设计介绍

5. 用组合时序逻辑行为模型进行逻辑设计

6. 组合与时序逻辑综合

7. 数据通道控制器设计与综合

8. 可编程逻辑与存储器件

9. 数字处理器算法与结构

10. 算术处理器结构

11. 后综合设计确认

附录