集成电路设计（第4版）

图书标准信息

• 作者 王志功
• 出版社 电子工业出版社
• 出版时间 2023-06
• 版次 4
• ISBN 9787121459443
• 定价 69.90元
• 装帧 其他
• 开本 16开
• 纸张 胶版纸
• 页数 288页
• 字数 533.000千字

【内容简介】

本教材 3版曾获 届 教材建设奖 教材二等奖。本书是\"十二五”普通高等教育本科 规划教材和普通高等教育\"十一五” 规划教材，全书遵循集成电路设计的流程，介绍集成电路设计的一系列知识。全书共12章，主要内容包括：集成电路设计概述，集成电路材料、结构与理论，集成电路基本工艺，集成电路器件工艺，MOS场效应管的特性，集成电路器件及SPICE模型，SPICE数模混合仿真程序的设计流程及方法，集成电路版图设计与工具，模拟集成电路基本单元，数字集成电路基本单元与版图，集成电路数字系统设计基础，集成电路的测试和封装。本书提供配套微课视频、电子课件、Cadence公司授权的PSPICE学生版安装软件、HSPICE和PSPICE两种仿真工具的电路实例设计包、集成电路版图设计示范视频等。

【目录】

1章 集成电路设计概述 1 

1.1 集成电路的发展 1 

1.2 集成电路设计流程及设计环境 4 

1.3 集成电路制造途径 5 

1.4 集成电路设计的知识范围 6 

思考题 7 

2章 集成电路材料、结构与理论 8 

2.1 集成电路材料 8 

2.1.1 硅 9 

2.1.2 砷化镓 9 

2.1.3 磷化铟 10 

2.1.4 锗硅 10 

2.1.5 氮化镓 10 

2.1.6 缘材料 11 

2.1.7 金属材料 11 

2.1.8 多晶硅 13 

2.1.9 材料系统 13 

2.2 半导体基础知识 14 

2.2.1 半导体的晶体结构 14 

2.2.2 本征半导体与杂质半导体 14 

2.3 PN结与结型二 管 15 

2.3.1 PN结的扩散与漂移 15 

2.3.2 PN结型二 管 16 

2.3.3 肖特基结二 管 16 

2.3.4 欧姆型接触 17 

2.4 双 型晶体管 17 

2.4.1 双 型晶体管的基本结构 17 

2.4.2 双 型晶体管的工作原理 18 

2.5 MOS场效应晶体管 18 

2.5.1 MOS场效应晶体管的基本结构 18 

2.5.2 MOS场效应晶体管的工作原理 20 

2.5.3 MOS场效应晶体管的伏安特性 20 

思考题 24 

本章参考文献 24 

3章 集成电路基本工艺 26 

3.1 外延生长 26 

3.2 掩模版的制造 27 

3.3 光刻原理与流程 29 

3.3.1 光刻步骤 29 

3.3.2 曝光方式 30 

3.4 氧化 31 

3.5 淀积与刻蚀 32 

3.6 掺杂原理与工艺 33 

思考题 34 

本章参考文献 35 

4章 集成电路器件工艺 36 

4.1 双 型集成电路的基本制造工艺 37 

4.1.1 双 型硅工艺 37 

4.1.2 HBT工艺 38 

4.2 MESFET和HEMT工艺 40 

4.2.1 MESFET工艺 40 

4.2.2 HEMT工艺 41 

4.3 MOS和相关的VLSI工艺 43 

4.3.1 PMOS工艺 44 

4.3.2 NMOS工艺 45 

4.3.3 CMOS工艺 48 

4.4 BiCMOS工艺 50 

思考题 53 

本章参考文献 53 

5章 MOS场效应管的特性 54 

5.1 MOS场效应管 54 

5.1.1 MOS管伏安特性的推导 54 

5.1.2 MOS电容的组成 55 

5.1.3 MOS电容的计算 57 

5.2 MOSFET的阈值电压VT 58 

5.3 体效应 60 

5.4 MOSFET的温度特性 60 

5.5 MOSFET的噪声 61 

5.6 MOSFET尺寸按比例缩小 61 

5.7 MOS器件的二阶效应 64 

5.7.1 L和W的变化 64 

5.7.2 迁移率的退化 66 

5.7.3 沟道长度的调制 66 

5.7.4 短沟道效应引起的阈值电压的变化 67 

5.7.5 狭沟道效应引起的阈值电压的变化 67 

思考题 68 

本章参考文献 68 

6章 集成电路器件及SPICE模型 69 

6.1 无源器件结构及模型 69 

6.1.1 互连线 69 

6.1.2 电阻 70 

6.1.3 电容 72 

6.1.4 电感 73 

6.1.5 分布参数元件 75 

6.2 二 管电流方程及SPICE模型 78 

6.2.1 二 管的电路模型 78 

6.2.2 二 管的噪声模型 79 

6.3 双 型晶体管电流方程及SPICE模型 79 

6.3.1 双 型晶体管的EM模型 80 

6.3.2 双 型晶体管的GP模型 82 

6.4 结型场效应JFET ( NJF/PJF ) 模型 83 

6.5 MESFET（NMF/PMF）模型（SPICE3.x） 83 

6.6 MOS管电流方程及SPICE模型 84 

思考题 87 

本章参考文献 87 

7章 SPICE数模混合仿真程序的设计流程及方法 88 

7.1 采用SPICE的电路设计流程 88 

7.2 电路元件的SPICE输入语句格式 89 

7.3 电路特性分析语句 94 

7.4 电路特性控制语句 96 

7.5 HSPICE缓冲驱动器设计实例 98 

7.6 HSPICE跨导放大器设计实例 101 

7.7 PSPICE电路图编辑器简介 113 

7.8 PSPICE缓冲驱动器设计实例 115 

7.9 PSPICE跨导放大器设计实例 119 

思考题 124 

本章参考文献 124 

8章 集成电路版图设计与工具 125 

8.1 工艺流程的定义 125 

8.2 版图几何设计规则 126 

8.3 图元 129 

8.3.1 MOS晶体管 129 

8.3.2 集成电阻 131 

8.3.3 集成电容 133 

8.3.4 寄生二 管与三 管 134 

8.4 版图设计准则 135 

8.4.1 匹配设计 136 

8.4.2 抗干扰设计 140 

8.4.3 寄生优化设计 141 

8.4.4 可靠性设计 142 

8.5 电学设计规则与布线 144 

8.6 基于Cadence平台的全定制IC设计 145 

8.6.1 版图设计的环境 145 

8.6.2 原理图编辑与仿真 146 

8.6.3 版图编辑与验证 150 

8.6.4 CMOS差动放大器版图设计实例 152 

8.7 芯片的版图布局 154 

8.8 版图设计的注意事项 156 

思考题 157 

本章参考文献 157 

9章 模拟集成电路基本单元 158 

9.1 电流源电路 158 

9.1.1 双 型镜像电流源[1] 158 

9.1.2 MOS电流镜 160 

9.2 基准电压源设计 161 

9.2.1 双 型三管能隙基准源[3] 161 

9.2.2 MOS基准电压源[2] 162 

9.3 单端反相放大器 163 

9.3.1 基本放大电路[2] 163 

9.3.2 改进的CMOS推挽放大器[2] 167 

9.4 差分放大器 168 

9.4.1 BJT差分放大器 168 

9.4.2 MOS差分放大器 169 

9.4.3 CMOS差分放大器设计实例 170 

9.5 运算放大器 172 

9.5.1 性能参数 172 

9.5.2 套筒式共源共栅运放[4] 173 

9.5.3 折叠式共源共栅运放[4] 175 

9.5.4 两级运放[4] 177 

9.5.5 CMOS运算放大器设计实例 178 

9.6 振荡器 187 

9.6.1 环形振荡器 187 

9.6.2 LC振荡器 191 

思考题 193 

本章参考文献 194 

10章 数字集成电路基本单元与版图 195 

10.1 TTL基本电路 195 

10.1.1 TTL反相器 195 

10.1.2 TTL与非门 196 

10.1.3 TTL或非门 197 

10.2 CMOS基本门电路及版图实现 197 

10.2.1 CMOS反相器 197 

10.2.2 CMOS与非门和或非门 205 

10.2.3 CMOS传输门和开关逻辑 207 

10.2.4 三态门 209 

10.2.5 驱动电路 210 

10.3 数字电路标准单元库设计 211 

10.3.1 基本原理 211 

10.3.2 库单元设计 211 

10.4 焊盘输入/输出单元 213 

10.4.1 输入单元 213 

10.4.2 输出单元 214 

10.4.3 输入/输出双向三态单元（I/O PAD） 220 

10.5 了解CMOS存储器[5] 221 

10.5.1 动态随机存储器（DRAM） 223 

10.5.2 静态随机存储器（SRAM） 227 

10.5.3 闪存 229 

思考题 231 

本章参考文献 231 

11章 集成电路数字系统设计基础 232 

11.1 数字系统硬件描述语言 232 

11.1.1 基于HDL语言的设计流程 232 

11.1.2 Verilog HDL语言介绍 234 

11.1.3 硬件描述语言VHDL 243 

11.2 数字系统逻辑综合与物理实现 249 

11.2.1 逻辑综合的流程 251 

11.2.2 Verilog HDL与逻辑综合 255 

11.2.3 自动布局布线 258 

11.3 数字系统的FPGA/CPLD硬件验证 262 

11.3.1 PLD概述 262 

11.3.2 现场可编程门阵列FPGA 262 

11.3.3 基于FPGA的数字系统硬件验证 265 

思考题 266 

本章参考文献 266 

12章 集成电路的测试和封装 267 

12.1 集成电路在芯片测试技术 267 

12.2 集成电路封装形式与工艺流程 268 

12.3 芯片键合 270 

12.4 高速芯片封装 272 

12.5 混合集成与微组装技术 273 

12.6 数字集成电路测试方法 273 

12.6.1 可测试性的重要性 273 

12.6.2 测试基础 274 

12.6.3 可测试性设计 275 

思考题 277 

本章参考文献 277