Verilog HDL 程序设计教程

图书标准信息

• 作者 王金明 编
• 出版社 人民邮电出版社
• 出版时间 2004-01
• 版次 1
• ISBN 9787115119391
• 定价 34.00元
• 装帧 平装
• 开本 其他
• 纸张 胶版纸
• 页数 308页
• 字数 484千字

【内容简介】

本书对Verilog HDL程序设计作了系统全面的介绍，以可综合的设计为重点，同时对仿真和模拟也作了深入的阐述。
   本书以Verilog-1995标准为基础，全面介绍了Verilog HDL的词法、语法、语句，可综合程序的编写，仿真程序的编写，一般数字逻辑的实现，复杂逻辑和算法的实现等，讨论了设计中的方法与技巧，并以大量经过验证的设计实例为依据，深入浅出地阐述了Verilog程序开发所涉及的各个方面。对Verilog-2001的新增语法结构也作了介绍。
   着眼于实用是本书的出发点，由于HDL语言的学习与使用必须依托一定的EDA环境，因此对典型EDA软件的使用与接口也作了介绍。
   本书可作为电子工程、通信工程及相关专业高年级本科生和研究生教学用书，也可供从事电路设计和系统开发的工程设计人员阅读参考。

【目录】

第1章  EDA技术综述1

本章内容简介1

  1.1  引言1

  1.2  EDA技术及其发展2

  1.3  设计方法与设计技术3

   1.3.1  Top-down设计3

   1.3.2  Bottom-up设计5

   1.3.3  IP复用技术与SOC5

  1.4  EDA设计的实现6

  1.5  硬件描述语言7

思考与练习9

第2章  EDA设计软件与设计流程10

本章内容简介10

  2.1  EDA软件工具概述10

   2.1.1  集成的CPLD/FPGA开发工具10

   2.1.2  输入工具（Design Input Tools）11

   2.1.3  逻辑综合工具（Synthesis Tools）12

   2.1.4  仿真工具（Simulation Tools）12

   2.1.5  IC版图工具13

   2.1.6  其他EDA工具14

  2.2  EDA设计的流程14

   2.2.1  输入（Design Input）14

   2.2.2  综合（Synthesis）15

   2.2.3  适配（Fitter）16

   2.2.4  仿真（Simulation）16

   2.2.5  编程（Program）17

思考与练习17

第3章  Verilog HDL设计初步18

本章内容简介18

   3.1  Verilog语言的历史及与C语言的比较18

  3.2  完整的Verilog HDL设计20

   3.2.1  4位全加器和4位计数器20

   3.2.2  综合21

   3.2.3  仿真22

  3.3  Verilog模块基本结构剖析27

   3.3.1  Verilog模块的结构27

   3.3.2  逻辑功能定义29

思考与练习30

第4章  Verilog HDL语言要素32

本章内容简介32

  4.1  词法32

   4.1.1  空白符和注释32

   4.1.2  数字与字符串（Numbers & Strings）33

   4.1.3  标识符（Identifiers）35

   4.1.4  运算符（Operators）36

   4.1.5  关键字（Keywords）36

  4.2  数据类型36

   4.2.1  连线型（Net Type）36

   4.2.2  寄存器型（Register Type）38

   4.2.3  parameter38

  4.3  寄存器和存储器39

   4.3.1  寄存器39

   4.3.2  存储器39

  4.4  运算符40

   4.4.1  运算符40

   4.4.2  运算符的优先级44

思考与练习44

第5章  Verilog HDL行为语句45

本章内容简介45

  5.1  概述45

  5.2  过程语句46

   5.2.1  always过程语句46

   5.2.2  initial语句50

  5.3  块语句51

   5.3.1  串行块begin-end51

   5.3.2  并行块fork-join52

  5.4  赋值语句53

   5.4.1  持续赋值与过程赋值53

   5.4.2  阻塞赋值与非阻塞赋值55

  5.5  条件语句56

   5.5.1  if-else语句56

   5.5.2  case语句58

   5.5.3  条件语句使用要点60

  5.6  循环语句61

   5.6.1  for语句61

   5.6.2  repeat语句62

   5.6.3  while和forever语句63

  5.7  编译向导65

   5.7.1  宏替换`define66

   5.7.2  文件包含`include66

   5.7.3  条件编译`ifdef、`else、`endif67

思考与练习68

第6章  进程、任务与函数69

本章内容简介69

  6.1  进程（process）69

   6.1.1  进程69

   6.1.2  进程间的通信70

  6.2  任务（task）71

  6.3  函数（function）74

   6.3.1  函数74

   6.3.2  任务与函数的区别79

  6.4  顺序执行与并发执行79

  6.5  Verilog-2001新增语法结构简介81

思考与练习84

第7章  Verilog HDL的描述风格85

本章内容简介85

  7.1  概述85

  7.2  结构描述86

   7.2.1  Verilog HDL内置门元件86

   7.2.2  门级结构描述89

  7.3  行为描述方式90

  7.4  数据流描述方式91

  7.5  不同描述风格的例子93

   7.5.1  半加器93

   7.5.2  1位全加器95

   7.5.3  4位全加器98

思考与练习100

第8章  仿真101

本章内容简介101

  8.1  概述101

  8.2  系统任务与系统函数102

   8.2.1  $display与$write102

   8.2.2  $monitor与$strobe103

   8.2.3  $time与$realtime104

   8.2.4  $finish与$stop105

   8.2.5  $readmemh与$readmemb105

   8.2.6  $random106

   8.2.7  文件输出106

  8.3  用户自定义元件（UDP）107

   8.3.1  组合电路UDP元件107

   8.3.2  时序逻辑UDP元件110

   8.3.3  UDP元件缩记符111

  8.4  延时模型的表示112

   8.4.1  时间标尺定义`timescale112

   8.4.2  延时的表示方法113

   8.4.3  延时说明块（specify块）114

  8.5  测试平台（Test Bench）114

   8.5.1  Test Bench114

   8.5.2  测试程序的编写116

  8.6  仿真示例119

   8.6.1  组合电路的仿真119

   8.6.2  时序电路的仿真124

思考与练习125

第9章  Verilog HDL设计进阶126

本章内容简介126

  9.1  基本组合电路的设计126

   9.1.1  简单门电路126

   9.1.2  编译码器129

   9.1.3  数据选择器132

   9.1.4  用组合电路实现的ROM133

  9.2  基本时序电路的设计134

   9.2.1  D触发器与JK 触发器134

   9.2.2  锁存器与寄存器136

   9.2.3  计数器139

   9.2.4  ROM/RAM模块140

   9.2.5  串/并转换141

  9.3  简单的微处理器142

   9.3.1  设计实现142

   9.3.2  仿真143

  9.4  乘累加器（MAC）的设计144

思考与练习147

第10章  设计方法与设计技巧的探讨148

本章内容简介148

  10.1  可综合的设计技术的讨论148

   10.1.1  可综合的Verilog HDL结构148

   10.1.2  可综合设计的要点150

  10.2  流水线设计技术（Pipeline Design）151

  10.3  资源共享（Resource Sharing）155

  10.4  有限状态机（FSM）设计157

   10.4.1  基于状态机的设计157

   10.4.2  频率计控制器设计举例160

   10.4.3  几点讨论162

  10.5  多层次结构电路的设计164

   10.5.1  图形与文本混合设计164

   10.5.2  文本设计165

  10.6  阻塞与非阻塞赋值使用要点167

   10.6.1  进程的设计167

   10.6.2  阻塞赋值与非阻塞赋值168

   10.6.3  应用要点171

  10.7  片内存储器的使用172

   10.7.1  片内存储器172

   10.7.2  设计举例173

  10.8  如何消除毛刺175

   10.8.1  毛刺的产生176

   10.8.2  毛刺的消除177

思考与练习179

第11章  Verilog HDL综合设计实践180

本章内容简介180

  11.1  数字跑表180

   11.1.1  设计输入与编译180

   11.1.2  仿真183

  11.2  4位数字频率计183

   11.2.1  功能与原理183

   11.2.2  设计实现184

  11.3  交通灯控制器187

   11.3.1  功能要求187

   11.3.2  设计实现188

  11.4  乐曲演奏电路191

   11.4.1  音调的控制192

   11.4.2  音长的控制193

   11.4.3  乐曲演奏电路源程序193

  11.5  自动售饮料机的设计197

  11.6  实用多功能数字钟199

   11.6.1  功能200

   11.6.2  源程序200

  11.7  计费器设计205

思考与练习209

第12章  算法与复杂逻辑的实现210

本章内容简介210

  12.1  加法器设计210

   12.1.1  级连加法器211

   12.1.2  并行加法器212

   12.1.3  超前进位加法器212

   12.1.4  流水线加法器219

  12.2  乘法器设计219

   12.2.1  并行乘法器219

   12.2.2  移位相加乘法器220

   12.2.3  查找表乘法器220

   12.2.4  加法树乘法器223

  12.3  FIR滤波器的设计225

   12.3.1  FIR滤波器的结构225

   12.3.2  抽头系数编码226

   12.3.3  源代码及仿真227

  12.4  数字相关器231

  12.5  信道编译码器233

   12.5.1  线性分组码编译码器233

   12.5.2  循环码编译码器237

  12.6  CRC校验码241

思考与练习244

第13章  EDA软件使用指南245

本章内容简介245

  13.1  概述245

  13.2  Synplify Pro使用指南246

   13.2.1  Synplify Pro的性能特点247

   13.2.2  Synplify Pro使用指南248

   13.2.3  Synplify Pro与MAX+PLUS II的接口251

  13.3  Synplify 使用指南253

   13.3.1  Synplify的功能特点253

   13.3.2  Synplify使用举例254

  13.4  ModelSim使用指南256

   13.4.1  ModelSim功能仿真257

   13.4.2  ModelSim时序仿真262

  13.5  ispLEVER使用指南264

   13.5.1  ispLEVER的特点264

   13.5.2  基于ispLEVER的Verilog设计264

  13.6  MAX+PLUS II使用指南268

  13.7  Quartus II使用指南274

   13.7.1  创建工程文件274

   13.7.2  编译278

   13.7.3  仿真281

   13.7.4  Synplify Pro与Quartus II的接口284

  13.8  结束语285

附录A  Verilog HDL（IEEE Std 1364-1995）关键字286

附录B  Synplify Pro/Synplify可综合的Verilog结构287

附录C  MAX+PLUS II软件支持的Verilog结构288

附录D  形式化句法定义289

附录E  附带光盘内容及说明304

参考文献308