FPGA数字系统设计

图书标准信息

• 作者 王建民
• 出版社 电子工业出版社
• 出版时间 2023-08
• 版次 1
• ISBN 9787121461279
• 定价 59.80元
• 装帧 其他
• 开本 16开
• 页数 280页
• 字数 493千字

【内容简介】

本书针对数字系统设计和工程开发的要求与特点，按照数字系统的整体结构，通过由浅入深的设计实例，采用Verilog HDL对FPGA数字系统设计流程、关键技术及原理和方法进行深入讲解，包括FPGA数字系统设计的基本流程及其实现、组合与时序逻辑电路设计、有限状态机、数据通道设计、时序分析、流水线及设计优化等内容。全部设计原理和方法通过具体设计实例演示，主要包括通用计数器、通用异步收发器（UART）、有符号数算术运算电路、FIR滤波器等内容。本书既可作为电子信息类、自动化类、电气类及计算机类各专业高年级本科生和研究生的教材或参考书，也可作为电子系统设计及数字集成电路设计工程师的专业技术培训教材或自学参考书。

【作者简介】

王建民，男，副教授，主要从事数字电子技术、模拟电子技术、硬件描述语言和FPGA数字系统设计理论和教学工作，并致力于实验项目开发与改进。

【目录】

第1章  设计流程：Quartus Prime简介

1.1  典型设计流程

1.2  设计实例：LED控制电路设计与实现

1.2.1  启动Quartus Prime软件

1.2.2  创建工程

1.2.3  设计输入

1.2.4  向工程添加文件

1.2.5  编译

1.2.6  功能仿真

1.2.7  引脚分配

1.3  下载

1.4  电路测试

1.5  思考题

1.6  实践练习

第2章  门级原语和模块实例化

2.1  模块

2.2  门级原语

2.3  模块实例化

2.4  设计实例：五选一数据选择器

2.5  数字电路的仿真

2.6  二选一数据选择器的Testbench模块

2.7  ModelSim仿真

2.7.1  基本仿真流程

2.7.2  仿真过程

2.8  思考题

2.9  实践练习

第3章  组合逻辑电路设计

3.1  数码显示电路

3.1.1  连续赋值语句

3.1.2  显示译码电路

3.1.3  数据选择译码电路

3.1.4  滚动显示电路

3.2  组合逻辑always块

3.3  编码器和译码器

3.3.1  编码器和优先编码器

3.3.2  译码器

3.4  参数化模块设计

3.5  BCD码加法显示电路

3.5.1  加法器

3.5.2  二进制数-BCD码转换电路

3.5.3  BCD码加法电路设计实现

3.6  实例化IP核数字电路设计

3.6.1  加/减电路

3.6.2  实例化IP核加/减电路设计

3.6.3  实例化IP核

3.7  避免产生锁存器

3.8  思考题

3.9  实践练习

第4章  时序逻辑电路设计

4.1  基本存储元件

4.1.1  锁存器

4.1.2  D触发器

4.1.3  寄存器

4.2  时序逻辑电路仿真

4.2.1  时序逻辑电路的Testbench模块

4.2.2  ModelSim工程仿真流程

4.3  计数器

4.3.1  通用计数器

4.3.2  模M计数器

4.4  移位寄存器

4.5  环形计数器和约翰逊计数器

4.5.1  环形计数器

4.5.2  约翰逊计数器

4.6  线性反馈移位寄存器

4.7  计数分频电路

4.7.1  偶分频电路

4.7.2  奇分频电路

4.7.3  设计实例：流水灯电路

4.8  同步时序电路与导出时钟

4.9  简易秒表

4.10  时钟显示电路

4.11  思考题

4.12  实践练习

第5章  有限状态机

5.1  有限状态机特征和结构

5.2  有限状态机的表示

5.2.1  状态转换图

5.2.2  状态转换表

5.2.3  算法状态机图

5.3  米利状态机和摩尔状态机

5.3.1  边沿检测电路

5.3.2  摩尔状态机

5.3.3  米利状态机

5.3.4  摩尔状态机和米利状态机的区别

5.4  序列检测器

5.5  格雷码计数器

5.6  双向计数器

5.7  思考题

5.8  实践练习

第6章  通用异步收发器

6.1  过采样

6.1.1  过采样方案

6.1.2  波特率产生模块

6.2  接收模块

6.3  接口电路

6.4  发送模块

6.5  完整的UART

6.6  思考题

6.7  实践练习

第7章  数据通道

7.1  带有限状态机的数据通道

7.2  寄存器传输级设计

7.2.1  RTL抽象层次和电路架构

7.2.2  算法

7.2.3  数据流模型

7.2.4  RTL设计

7.3  FSMD设计

7.3.1  寄存器传输操作

7.3.2  数据通道

7.3.3  控制器

7.4  乘法器

7.4.1  寄存器传输操作

7.4.2  设计实现

7.4.3  资源共享乘法器的设计

7.5  思考题

7.6  实践练习

第8章  流水线设计

8.1  吞吐率和延迟

8.2  流水线设计

8.3  流水线乘法器设计

8.4  思考题

8.5  实践练习

第9章  设计实践：混合方程

9.1  混合方程

9.2  混合方程直接实现

9.3  资源共享混合方程

9.4  握手信号数据通道

9.5  输入总线数据通道

9.6  思考题

9.7  实践练习

第10章  时序分析基础

10.1  时序分析术语

10.2  时序路径和时序分析

10.2.1  时序网表

10.2.2  时序路径

10.2.3  数据到达时间和数据需要时间

10.2.4  数据发送时钟沿和数据锁存时钟沿

10.3  建立时间检查

10.4  保持时间检查

10.5  恢复时间检查

10.6  移除时间检查

10.7  多周期路径分析

10.8  思考题

10.9  实践练习

第11章  DDS信号发生器

11.1  呼吸灯设计

11.1.1  设计思路

11.1.2  设计实现

11.2  ROM表正弦信号发生电路

11.3  DDS正弦信号发生器

11.3.1  工作原理

11.3.2  性能参数

11.3.3  设计实现

11.4  思考题

11.5  实践练习

第12章  有符号数加法器和乘法器

12.1  定点数和浮点数

12.2  有符号数和无符号数

12.2.1  无符号数

12.2.2  有符号数

12.3  定点数的范围和精度

12.4  定点数加法

12.4.1  符号位扩展

12.4.2  有符号定点数加法

12.5  有符号数加法器的Verilog HDL描述

12.5.1  Verilog-1995中的有符号数

12.5.2  Verilog-2001中的有符号数

12.6  定点数乘法

12.6.1  无符号数乘以无符号数

12.6.2  有符号数乘以无符号数

12.6.3  无符号数乘以有符号数

12.6.4  有符号数乘以有符号数

12.7  有符号数乘法器的实现

12.8  生成语句

12.9  思考题

12.10  实践练习

第13章  有限冲激响应滤波器

13.1  滤波器

13.2  FIR滤波器原理

13.3  FIR滤波器的设计：窗函数

13.4  FIR滤波器的结构

13.4.1  直接结构

13.4.2  级联结构

13.5  FIR滤波器的实现

13.5.1  组合逻辑FIR滤波器

13.5.2  流水线结构FIR滤波器

13.5.3  参数化FIR滤波器

13.6  思考题

13.7  实践练习

第14章  设计优化：面积和速度

14.1  操作符共享

14.2  电路结构与速度

14.2.1  高吞吐率设计

14.2.2  低延迟设计

14.2.3  高速设计

14.3  电路结构与面积

14.3.1  定点数乘法器

14.3.2  流水线结构FIR滤波器

14.4  思考题

14.5  实践练习

参考文献