数字逻辑原理与FPGA设计(第2版)

图书标准信息

• 作者 刘昌华、管庶安 著
• 出版社 北京航空航天大学出版社
• 出版时间 2015-09
• 版次 2
• ISBN 9787512417663
• 定价 49.00元
• 装帧 平装
• 开本 16开
• 纸张 胶版纸
• 页数 335页
• 字数 493千字

【内容简介】

　　《数字逻辑原理与FPGA设计(第2版)》系统介绍了数字逻辑的基本原理与FPGA设计的实际应用。主要内容包括：数字系统、数制与编码、逻辑代数基础、组合逻辑电路的分析与设计、时序逻辑电路的分析与设计、可编程逻辑器件、VHDL设计基础、FPGA设计基础、数字逻辑基础实验和数字系统FPGA设计实践等。相对第1版，本书增加了FPGA设计工具QuartusII9．1相关内容。基于DE2115系列平台更新了第9章和第10章。
　　书中列举的设计实例都经QuartusII9．1工具编译通过，并在DE2115开发板上通过了硬件测试，可直接使用。本书配有多媒体教学课件PPT，可作为普通高等院校计算机、电子、通信、自动控制等专业的基础课教材，也可作为成人自学考试用书及电子设计工程师技术培训的指导教材。从事数字逻辑电路和系统设计的电子工程师亦可将本书内容作为参考。

【目录】

第1章　绪　论
1．1　数字时代
1．1．1　模拟信号
1．1．2　数字信号
1．2　数字系统
1．2．1　数字技术的优势
1．2．2　数字逻辑电路
1．2．3　数字系统的组成
1．2．4　典型的数字系统———计算机
1．2．5　数字逻辑的内容及研究方法
1．3　数制及其转换
1．3．1　数　制
1．3．2　数制转换
1．4　带符号二进制数的代码表示
1．5　编　码
1．5．1　BCD码
1．5．2　格雷码
1．5．3　奇偶校验码
1．5．4　ASCII码
1．6　习　题
第2章　逻辑代数基础
2．1　逻辑代数的基本概念
2．1．1　逻辑变量及基本运算
2．1．2　逻辑表达式
2．1．3　逻辑代数的公理
2．2　逻辑函数
2．2．1　逻辑函数的定义
2．2．2　逻辑函数的表示法
2．2．3　复合逻辑
2．3　逻辑函数的标准形式
2．3．1　最小项及最小项表达式
2．3．2　最大项及最大项表达式
2．3．3　逻辑函数表达式的转换方法
2．3．4　逻辑函数的相等
2．4　逻辑代数的重要定理
2．4．1　重要定理
2．4．2　重要定理与最小项、最大项之间的关系
2．5　逻辑函数化简
2．5．1　代数化简法
2．5．2　卡诺图化简法
2．5．3　具有任意项的逻辑函数的化简
2．6　习　题
第3章　组合逻辑电路
3．1　逻辑门电路的外特性
3．1．1　简单逻辑门电路
3．1．2　复合逻辑门电路
3．1．3　门电路的主要外特性参数
3．1．4　正逻辑与负逻辑
3．2　组合逻辑电路分析
3．2．1　组合逻辑电路的基本特点
3．2．2　分析流程
3．2．3　计算机中常用组合逻辑电路分析举例
3．3　组合逻辑电路的设计
3．4　设计方法的灵活运用
3．4．1　逻辑代数法
3．4．2　利用无关项简化设计
3．4．3　分析设计法
3．5　组合逻辑电路的险象
3．5．1　险象的产生与分类
3．5．2　险象的判断与消除
3．6　计算机中常用的组合逻辑电路设计
3．6．1　8421码加法器
3．6．2　七段译码器
3．6．3　多路选择器与多路分配器
3．7　习　题
第4章　时序逻辑电路分析
4．1　时序逻辑电路模型
4．2　触发器
4．2．1　基本R S触发器
4．2．2　常用触发器
4．2．3　各类触发器的相互转换
4．2．4　集成触发器的主要特性参数
4．3　同步时序逻辑分析
4．3．1　同步时序逻辑电路描述
4．3．2　同步时序逻辑分析
4．4　异步时序逻辑电路分析
4．5　计算机中常用的时序逻辑电路
4．5．1　寄存器
4．5．2　计数器
4．5．3　节拍发生器
4．6　习　题
第5章　时序逻辑电路设计
5．1　同步时序逻辑设计的基本方法
5．2　建立原始状态图
5．3　状态化简
5．3．1　状态化简的基本原理
5．3．2　完全定义状态化简方法
5．4　状态编码
5．4．1　确定存储状态所需的触发器个数
5．4．2　用相邻编码法实现状态编码
5．5　确定激励函数及输出方程
5．5．1　选定触发器类型
5．5．2　求激励函数及输出函数
5．5．3　电路的“挂起”及恢复问题
5．6　脉冲异步时序电路的设计方法
5．7　时序逻辑设计举例
5．7．1　序列检测器设计
5．7．2　计数器设计
5．7．3　基于MSI器件实现任意模值计数器
5．8　习　题
第6章　可编程逻辑器件
6．1　可编程逻辑器件概述
6．1．1　可编程逻辑器件的发展历程
6．1．2　可编程逻辑器件分类
6．1．3　可编程逻辑器件的结构
6．2　简单PLD原理
6．2．1　PLD中阵列的表示方法
6．2．2　PROM
6．2．3　PLA 器件
6．2．4　PAL器件
6．2．5　GAL器件
6．3　CPLD
6．3．1　CPLD的基本结构
6．3．2　Altera公司MAX系列CPLD简介
6．4　FPGA
6．4．1　FPGA 的基本结构
6．4．2　Altrea公司FPGA 系列FLEX10K器件的结构
6．4．3　嵌入阵列块(EmbeddedArrayBlock,EAB)
6．4．4　逻辑阵列块(LogicArrayBlock,LAB)
6．4．5　逻辑单元(LogicElement,LE)
6．4．6　快速通道互连
6．4．7　输入输出单元(IOE)
6．5　习　题
第7章　VHDL设计基础
7．1　VHDL的基本组成
7．1．1　实　体
7．1．2　构造体
7．1．3　程序包
7．1．4　库
7．1．5　配　置
7．2　VHDL语言的基本要素
7．2．1　VHDL语言的标识符
7．2．2　VHDL语言的客体
7．2．3　VHDL语言的数据类型
7．2．4　VHDL语言的运算操作符
7．3　VHDL语言的基本语句
7．3．1　顺序描述语句
7．3．2　并行语句
7．4　常见组合逻辑电路的VHDL设计
7．4．1　编码器、译码器、选择器
7．4．2　数值比较器
7．5　常见时序逻辑电路的VHDL设计
7．5．1　触发器的VHDL设计
7．5．2　锁存器和寄存器
7．5．3　计数器
7．6　习　题
第8章　FPGA 设计基础
8．1　EDA 技术概述
8．1．1　EDA 技术的发展历程
8．1．2　EDA 技术的主要内容
8．1．3　EDA 技术的发展趋势
8．2　FPGA 设计方法与设计流程
8．2．1　基于FPGA 的层次化设计方法
8．2．2　基于FPGA 技术的数字逻辑系统设计流程
8．3　FPGA 设计工具QuartusII9．1
8．3．1　QuartusII9．1的特点
8．3．2　QuartusII9．1设计流程
8．4　QuartusII9．1设计入门
8．4．1　启动QuartusII9．1
8．4．2　设计输入
8．4．3　编译综合
8．4．4　仿真测试
8．4．5　硬件测试
8．5　习　题
第9章　数字逻辑实验指南
9．1　基于原理图输入设计4位加法器
9．1．1　设计提示
9．1．2　QuartusII设计流程
9．2　基于VHDL文本输入设计7段数码显示译码器
9．2．1　设计提示
9．2．2　QuartusII设计流程
9．3　基于原理图输入设计M＝12加法计数器
9．3．1　设计提示
9．3．2　QuartusII设计流程
9．4　基于Altera宏功能模块LPM_ROM 的4位乘法器设计
9．4．1　设计提示
9．4．2　QuartusII设计流程
9．5　数字逻辑基础型实验
9．5．1　实验1　加法器的FPGA 设计
9．5．2　实验2　译码器的FPGA 设计
9．5．3　实验3　计数器的FPGA 设计
9．5．4　实验4　100分频十进制加法计数器FPGA 设计
9．5．5　实验5　伪随机信号发生器FPGA 设计
9．5．6　实验6　应用VHDL完成简单组合电路FPGA 设计
9．5．7　实验7　应用VHDL完成简单时序电路FPGA 设计
9．5．8　实验8　基于VHDL语言的4位多功能加法计数器FPGA 设计
9．5．9　实验9　移位运算器FPGA 设计
9．5．10　实验10　循环冗余校验(CRC)模块FPGA 设计
9．6　习　题
第10章　数字系统的FPGA 设计
附　录　网上资料与教学课件
参考文献