消息首页搜索举报

hdl综合和soc原型设计软硬件技术 (印)瓦伊巴夫·塔拉特新华正版

51.29 6.6折 78 全新

库存9件

河北保定

认证卖家担保交易快速发货售后保障

作者(印)瓦伊巴夫·塔拉特

出版社科学出版社

ISBN9787030801883

出版时间2025-01

版次1

装帧平装

开本16

页数272页

字数321千字

定价78元

货号xhwx_1203457846

上书时间2024-12-20

浩子书屋

九年老店

已实名已认证进店收藏店铺

在售商品暂无
平均发货时间 16小时
好评率暂无

最新上架

罗小闹漫游世界,绿水青山的中国儿童文学作者新华正版 ¥21.07

企业气候风险管理管理理论王大地,柳学信编新华正版 ¥45.35

中小学教师类(d类)通关试卷公务员考试事业单位公开招聘试图书编写组编新华正版 ¥27.65

农村集体经济组织法释论经济理论、法规何宝玉新华正版 ¥49.28

企业esg管理管理理论孙忠娟,陈瑾宇新华正版 ¥57.84

企业esg战略规划与实施战略管理张晗,翟春娟新华正版 ¥52.00

小蝌蚪找妈妈童话故事杨永青绘新华正版 ¥8.78

普通高校电子信息类专业基础课程思政案例集电子、电工电子信息基础课程虚拟教研室编新华正版 ¥49.05

明清时期经典小说导读古典文学理论朱燕,王譞编新华正版 ¥50.78

商品详情

品相描述：全新: 正版特价新书

商品描述: 目录：

目录
第？1？章概述 1
1.1 摩尔的预言与现实 2
1.2 asic设计与工艺节点的缩减 5
1.3 英特尔处理器的演变 6
1.4 asic设计 7
1.5 asic设计流程 10
1.6 asic/soc设计的挑战 13
1.7 结 14
第？2？章 soc设计 15
2.1 soc设计 16
2.2 soc设计流程 17
2.3 soc原型设计与挑战 20
2.4 结 21
第？3？章 rtl设计指南 23
3.1 rtl设计指南 24
3.2 rtl设计实际场景 25
3.3 用括号运算符分组 30
3.4 三态线和三态逻辑 31
3.5 敏感列表不完整 32
3.6 共享公共资源 33
3.7 多时钟域设计 36
3.8 临时变量的赋值顺序 37
3.9 门控时钟 38
3.10 时钟使能 39
3.11 结 39
第？4？章 rtl设计和验证 41
4.1 soc的rtl设计策略 42
4.2 soc的rtl验证策略 43
4.3 设计场景 44
4.4 机的优化 47
4.5 复杂设计的rtl设计 49
4.6 顶层rtl设计 50
4.7 结 50
第？5？章处理器设计和架构设计 53
5.1 处理器架构和基本参数 54
5.2 处理器功能与架构设计 58
5.3 处理器架构与微架构 59
5.4 rtl设计与综合策略 69
5.5 设计场景 70
5.6 能提升 77
5.7 在soc原型设计中处理器的应用 78
5.8 结 79
第？6？章 soc设计中的线和协议 81
6.1 数据传输方案 82
6.2 三态线 83
6.3 串行线协议 84
6.4 线仲裁 87
6.5 设计场景 88
6.6 高密度fpga结构和线 94
6.7 单主控ahb 96
6.8 本讨论对soc原型设计有何帮助？ 97
6.9 结 97
第？7？章存储器和存储控制器 99
7.1 存储器 100
7.2 ddr 105
7.3 sram控制器和时序约束 106
7.4 sdram控制器和时序约束 107
7.5 fpga设计与存储器 108
7.6 存储器控制器 110
7.7 本讨论对soc原型设计有何帮助？ 111
7.8 结 114
第？8？章 dsp算法与处理 115
8.1 dsp处理器 116
8.2 dsp算法与实现 117
8.3 dsp处理环境 119
8.4 数字信号处理算法的架构 119
8.5 和 121
8.6 本讨论对soc原型设计有何帮助？ 122
8.7 设计场景 125
8.8 结 128
第？9？章 asic和fpga综合 129
9.1 设计分区 130
9.2 rtl 综合 131
9.3 设计约束 132
9.4 综合和约束 133
9.5 基于fpga的soc原型设计的综合 136
9.6 fpga和asic综合过程中的实际场景 139
9.7 结 140
第？10？章静态时序分析 141
10.1 同步电路与时序 142
10.2 亚稳态 143
10.3 亚稳态和多时钟域设计 144
10.4 时序分析 144
10.5 时序收敛 145
10.6 同步设计中的时序路径 147
10.7 时序分析工具应具备的功能 150
10.8 建立时间分析 150
10.9 保持时间分析 153
10.10 时钟的网络延迟 155
10.11 生成时钟 155
10.12 时钟多路复用与路径 156
10.13 门控时钟 156
10.14 多周期路径 157
10.15 fpga设计中的时序 157
10.16 fpga设计中的时序分析 158
10.17 本讨论对soc原型设计有何帮助？ 159
10.18 结 160
第？11？章 soc原型设计 161
11.1 基于fpga的soc原型设计 162
11.2 高密度fpga和原型设计 165
11.3 linx 7系列fpga 166
11.4 结 173
第？12？章 soc原型设计指南 175
12.1 soc原型设计阶段应遵循的指导原则 176
12.2 对rtl进行修改以使其具有fpga的等效功能 177
12.3 原型制作过程中的注意事项 179
12.4 单fpga设计的soc原型设计指南 182
12.5 多fpga设计的soc原型设计指南 186
12.6 原型设计阶段ip使用指南 188
12.7 引脚复用设计指南 189
12.8 io 多路复用及在原型设计中的应用 189
12.9 使用lvds进行高速串行数据传输 191
12.10 使用lvds在并行线上发送时钟信号 191
12.11 使用增量编译流程 191
12.12 结 192
第？13？章设计集成与soc综合 193
13.1 soc架构 194
13.2 设计分区 194
13.3 设计分区中的挑战 195
13.4 如何克服分区难题？ 198
13.5 设计分区对eda工具的需求 200
13.6 更好的原型设计综合效果 202
13.7 fpga设计中的约束与综合 204
13.8 结 206
第？14？章互连线延迟和时序 207
14.1 接与互连 208
14.2 高速数据传输接 209
14.3 多fpga通信接 210
14.4 延迟互连 211
14.5 板级延迟时序 212
14.6 设计接逻辑时的注意事项 214
14.7 io规划与约束 215
14.8 io复用 217
14.9 fpga的io端综合 219
14.10 现代fpga的io和接 219
14.11 本讨论对soc原型设计有何帮助？ 220
14.12 结 221
第？15？章 soc原型设计和调试 223
15.1 soc设计与虑因素 224
15.2 选择目标fpga 225
15.3 soc原型开发台 226
15.4 如何降低原型设计的风险？ 227
15.5 原型设计的挑战与对策？ 228
15.6 多fpga架构与因素 229
15.7 zynq原型板特点 230
15.8 结236
第？16？章板级测试 237
16.1 板级启动及需要测试的内容 238
16.2 调试计划与检查清单238
16.3 fpga板上有哪些不同的问题？ 240
16.4 多fpga接的测试 241
16.5 调试逻辑与逻辑分析仪的使用 243
16.6 系统级验证与调试 247
16.7 soc原型的未来发展 248
16.8 结 249
附录 251
附录a 常用synoys命令 252
附录b linx-7系列 252
附录c intel fpga stratix 10系列 254

内容简介：

本书通过实际案例介绍hdl综合与oc原型设计，提供有关oc和aic设计能改进的实用信息。本书共16章，内容包括oc设计、rtl设计指南、rtl设计和验证、处理器设计和架构设计、oc设计中的线和协议、存储器和存储控制器、dp算法与处理、aic和fpga综合、静态时序分析、oc原型设计、oc原型设计指南、设计集成与oc综合、互连线延迟和时序、oc原型设计和调试、板级测试等。本书源于作者在rtl和oc设计领域多年实践经验的结，旨在为oc设计工程师提供有价值的参。