Systemverilog数字集成电路功能验
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作者王旭
出版社人民邮电出版社
ISBN9787115614056
出版时间2023-09
装帧平装
开本16开
定价79.8元
货号1203089795
上书时间2024-11-20
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商品详情
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-
作者简介
王旭，从事数字集成电路方面的教学和研发，目前在学校主要讲述集成电路验证的课程、在企业作为兼职顾问，负责为企业研发的芯片指定验证方案、验证计划。
目录
前言
第1章验证导论
1.1芯片设计流程
1.2功能验证与测试平台
1.3验证流程
1.4验证语言和验证方法学
1.5定向测试和受约束随机测试
1.6层次化测试平台
1.7层次化测试平台的执行
1.8练习题
第2章测试平台和数据类型
2.1测试平台
2.1.1被测设计
2.1.2测试模块
2.1.3测试平台项层模块
2.2基本数据类型
……
内容摘要
SystemVerilog是当前国内外被广泛使用的数字集成电路验证语言，它可以高效地对被测设计进行受约束的随机测试，从而在尽可能短的时间内达到令人满意的代码和功能覆盖率。熟练掌握SystemVerilog语言是进一步学习UVM验证方法学的基础。本书比较全面地讲解了SystemVerilog语言和面向对象编程。讲述的语言内容主要包括数据类型、接口、面向对象编程、随机化、约束、进程同步、功能覆盖和DPI技术等。在介绍面向对象编程时，详细说明了类、对象、句柄和构造方法之间的相互关系，并重点讲解了继承、派生、多态、复制方法、静态属性、静态方法和单例类等关键技术。为了更好地衔接后续UVM的学习，本书还使用SystemVerilog实现了UVM中的配置数据库、测试登记表、代理类和工厂机制(包括重写功能)。通过阅读本书中的简化UVM代码，读者可以更快速清晰地理解UVM常用机制的底层实现原理，为接下来系统学习UVM验证方法学打下坚实的基础。为了方便读者学习和练习，本书的配套资源中提供了书中全部完整实例。第9章是本书的精华内容，这一章仿照UVM的工作过程，从零开始逐步搭建出一个支持工厂机制、带有覆盖收集和回调功能的受约束测试平台。读者通过反复阅读、改写和调试这个测试平台，可以更全面地理解面向对象编程的关键技术和UVM的常用机制。本书适合作为高等院校集成电路、微电子、计算机相关专业的教材，同时适用于具有一定Verilog编程基础的人员参考使用，也可以作为数字集成电路验证工程师的语法参考手册。
主编推荐
本书由深信息名师与企业联合编写，教材注重学生实践能力的培养，案例丰富，理论知识讲解以实用为主。SystemVerilog是当前国内外被广泛使用的数字集成电路验证语言，它可以高效地对被测设计进行受约束的随机测试，从而在尽可能短的时间内达到令人满意的代码覆盖率和功能覆盖率。熟练掌握 SystemVerilog语言是进一步学习UVM 验证方法学的基础。本书适合作为高等院校集成电路、微电子、计算机相关专业的教材，同时适用于具有一定Verilog编程基础的人员参考使用，也可以作为数字集成电路验证工程师的语法参考手册。
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