verilog hdl实用教程 大中专理科计算机 王金明，徐程骥编 新华正版
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作者王金明，徐程骥编
出版社电子工业出版社
ISBN9787121448676
出版时间2023-01
版次1
装帧平装
开本16
页数312页
字数499千字
定价69元
货号711_9787121448676
上书时间2024-08-09
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目录：
章 verilog hdl入门 1
1.1 verilog hdl简史 1
1.2 verilog hdl描述的层级 2
1.3 verilog hdl设计的流程 3
1.3.1 设计输入 3
1.3.2 综合 4
1.3.3 布局布线 4
1.3.4 时序分析 4
1.3.5 功能与时序 5
1.3.6 编程与配置 5
1.4 verilog hdl文字规则 5
1.4.1 词法 5
1.4.2 空白符 5
1.4.3 注释 6
1.4.4 作符 6
1.4.5 字符串 6
1.4.6 关键字 7
1.5 数字 7
1.5.1 整数 8
1.5.2 实数 9
1.5.3 数的转换 10
1.6 标识符 10
1.6.1 标识符简介 10
1.6.2 转义标识符 10
题1 11
第2章 数据类型 12
2.1 值集合 12
2.2 数据类型 12
2.2.1 wire型与tri型 13
2.2.2 其他类型 13
2.3 variable数据类型 14
2.3.1 reg型 15
2.3.2 integer型与time型 15
2.3.3 real型与realtime型 16
2.4 向量 16
2.5 数组 17
2.5.1 数组简介 17
2.5.2 存储器 17
2.5.3 数组的赋值 17
2.6 参数 18
2.6.1 parameter参数 18
2.6.2 localparam局部参数 20
2.6.3 specparam参数 21
2.6.4 参数值修改 22
题2 22
第3章 表达式 24
3.1 作符 24
3.1.1 算术作符 24
3.1.2 关系作符 26
3.1.3 相等作符 26
3.1.4 逻辑作符 27
3.1.5 位作符 27
3.1.6 缩减作符 28
3.1.7 移位作符 28
3.1.8 指数作符 30
3.1.9 条件作符 30
3.1.10 拼接作符 30
3.1.11 作符的优先级 31
3.2 作数 31
3.2.1 整数 32
3.2.2 位选和段选 32
3.2.3 数组 34
3.2.4 字符串 34
3.3 表达式的符号 35
3.4 表达式的位宽 37
3.4.1 表达式位宽的规则 37
3.4.2 表达式位宽示例 38
3.5 赋值和截断 40
题3 42
第4章 门级和开关级建模 43
4.1 verilog hdl门元件 43
4.2 门元件的例化 45
4.2.1 门元件的例化简介 45
4.2.2 门延时 46
4.2.3 驱动强度 48
4.3 开关级元件 50
4.3.1 mos开关 50
4.3.2 双向导通开关 51
4.4 门级结构建模 52
4.5 用户自定义元件 53
4.6 组合逻辑udp元件 54
4.7 时序逻辑udp元件 55
4.7.1 电敏感时序udp元件 55
4.7.2 边沿敏感时序udp元件 56
4.7.3 电敏感和边沿敏感行为的混合描述 56
4.8 时序udp元件的初始化和例化 57
4.8.1 时序udp元件的初始化 57
4.8.2 时序udp元件的例化 58
题4 59
第5章 数据流建模 60
5.1 连续赋值 60
5.1.1 连续赋值 60
5.1.2 型变量声明时赋值 60
5.1.3 赋值延时 61
5.1.4 驱动强度 62
5.2 数据流建模 63
5.3 加法器和减法器 64
5.4 格雷码与二进制码的转换 68
5.5 三态逻辑设计 71
题5 72
第6章 行为级建模 73
6.1 行为级建模概述 73
6.1.1 always过程语句 73
6.1.2 initial过程 75
6.2 过程时序控制 76
6.2.1 延时控制 76
6.2.2 事件控制 77
6.3 过程赋值 79
6.3.1 variable型变量声明时赋值 79
6.3.2 阻塞过程赋值 79
6.3.3 非阻塞过程赋值 80
6.3.4 阻塞赋值过程与非阻塞过程赋值的区别 81
6.4 过程连续赋值 83
6.4.1 assign和deassign 83
6.4.2 force和release 83
6.5 块语句 84
6.5.1 串行块begin-end 84
6.5.2 并行块fork-join 85
6.5.3 块命名 86
6.6 条件语句 87
6.6.1 if-else语句 88
6.6.2 case语句 90
6.6.3 casez与casex语句 92
6.7 循环语句 94
6.7.1 for语句 94
6.7.2 repeat、while和forever语句 95
题6 97
第7章 层次结构 99
7.1 模块和模块例化 99
7.2 带参数模块例化与参数传递 101
7.2.1 带参数模块例化 101
7.2.2 用parameter进行参数传递 102
7.2.3 用defparam进行参数重载 104
7.3 层次路径名 105
7.4 generate生成语句 107
7.4.1 generate、for生成语句 107
7.4.2 generate、if生成语句 109
7.4.3 generate、case生成语句 110
7.5 属 112
题7 113
第8章 任务与函数 115
8.1 任务 115
8.1.1 任务 115
8.1.2 任务示例 116
8.2 函数 119
8.2.1 函数 119
8.2.2 任务和函数的区别 122
8.3 automatic任务和函数 123
8.3.1 automatic任务 123
8.3.2 automatic函数 124
8.4 系统任务与系统函数 125
8.5 显示类任务 126
8.5.1 $disy与$write 126
8.5.2 $strobe与$monitor 128
8.6 文件作类任务 129
8.6.1 $fopen与$fclose 129
8.6.2 $fgetc与$fgets 130
8.6.3 $readmemh与$readmemb 132
8.7 控制和时间类任务 133
8.7.1 $finish与$s33
8.7.2 $time、$stime与$realtime 134
8.7.3 $printtimescale与$timeformat 135
8.7.4 $signed与$unsigned 136
8.8 数及概率分布函数 137
8.8.1 $random 137
8.8.2 概率分布函数 139
8.9 编译指令 140
8.9.1 `timescale 140
8.9.2 `define和`undef 142
8.9.3 `ifdef、`else、`elsif、`endif和`ifndef 142
8.9.4 `include 144
8.9.5 `default_type 145
8.9.6 其他编译指令 145
题8 146
第9章 test bench测试与时序检查 147
9.1 test bench测试 147
9.1.1 test bench 147
9.1.2 产生激励信号 147
9.1.3 产生时钟信号 148
9.1.4 读写文件 149
9.1.5 显示结果 151
9.2 测试实例 152
9.2.1 乘法器测试 152
9.2.2 数据选择器测试 153
9.2.3 格雷码器 154
9.3 specify块 156
9.3.1 specify块简介 156
9.3.2 模块路径延时 157
9.3.3 模块路径延时和分布延时混合 159
9.4 时序检查 159
9.4.1 $setup和$hold 160
9.4.2 $width和$period 161
9.5 sdf文件 162
题9 163
0章 面向综合的设计 164
10.1 可综合的设计 164
10.2 加法器设计 166
10.2.1 行波进位加法器 166
10.2.2 超前进位加法器 167
10.3 乘法器设计 171
10.3.1 用乘法作符实现 171
10.3.2 布斯乘法器 172
10.3.3 查找表乘法器 176
10.4 有符号数的运算 181
10.5 rom存储器 184
10.5.1 用数组例化存储器 184
10.5.2 例化lpm_rom实现存储器 186
10.6 ram存储器 188
10.6.1 单ram 188
10.6.2 双ram 191
10.7 流水线设计 194
10.8 资源共享 197
题10 199
1章 有限机设计 200
11.1 有限机简介 200
11.2 有限机的verilog hdl描述 201
11.2.1 三段式机描述 202
11.2.2 两段式机描述 203
11.2.3 单段式描述 204
11.3 的编码 206
11.3.1 常用的编码方式 206
11.3.2 编码的定义 207
11.3.3 用属指定编码方式 211
11.3.4 多余的处理 211
11.4 用有限机设计除法器 211
11.5 用有限机控制流水灯 215
11.6 用机控制字符液晶 217
题11 225
2章 verilog hdl设计实例 227
12.1 标准/2键盘 227
12.2 超声波测距 232
12.3 4×4矩阵键盘 237
12.4 汉字图形点阵液晶 243
12.4.1 lcd12864b汉字图形点阵液晶 243
12.4.2 汉字图形点阵液晶静态显示 244
12.4.3 汉字图形点阵液晶动态显示 247
12.5 vga显示器 249
12.5.1 vga显示与时序 249
12.5.2 vga彩条信号发生器 251
12.5.3 vga图像显示 255
12.6 tft液晶屏 261
12.6.1 tft液晶屏 261
12.6.2 tft液晶屏显示彩圆环 264
12.6.3 tft液晶屏显示动态矩形 269
12.7 音乐演奏电路 271
12.7.1 音符演奏 272
12.7.2 乐曲演奏 276
12.8 开方运算 281
12.9 cordic算法及其实现 286
12.9.1 cordic算法 286
12.9.2 cordic算法的实现 288
题12 295
附录a verilog hdl关键字 297
参文献 298
内容简介：
本书系统讲解verilog hdl语言规则、语法体系，以verilo01和verilo05两种语言标准为依据，精讲语言，全面梳理，知识点系统全面。本书立足语言本身，按照语言体系编排内容，涵盖所有常用语法规则，补充verilo05中新的语言点，既适合作为语法资料查询，也适合有设计基础的读者学。主要内容包括verilog hdl入门、数据类型、表达式、门级和开关级建模、数据流建模、行为级建模、层次结构、任务与函数、tet bench测试与时序检查、面向综合的设计、有限机设计、verilog hdl设计实例等，重点聚焦verilog hdl综合和，对语言、语法规则用案例进行阐释，用综合工具和工具进行验证，利于读者加深理解。
作者简介：
王金明，大学副教授、硕士生导师。获发明专利授权2项，获软件著作授权1项；发表80余篇，其中ci、ei收录30余篇；主编教材多部，并入选"十一五”级规划教材和"十二五”级规划教材；2013年获军队院校育才奖银奖；2014年由留学委资助，在美国威斯康星大学麦迪逊分校访问研究1年；指导本科生参加大电子设计竞赛，共获得8项。
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